KR101493680B1 - 구부러진 게이트 산화물 프로파일을 포함하는 분할 게이트 반도체 디바이스 - Google Patents

구부러진 게이트 산화물 프로파일을 포함하는 분할 게이트 반도체 디바이스 Download PDF

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Abstract

분할 게이트 반도체 디바이스는 유전체 층에 인접한 게이트 산화물 층(gate oxide layer)에 의해 서로 분리되어 있는 제 1 전극 영역(first electrode region) 및 제 2 전극 영역(second electrode region)을 포함하는 트렌치 게이트(trench gate)를 포함한다. 상기 게이트 산화물 층과 상기 유전체 층의 경계는 게이트 산화물 층이 트렌치의 측벽에 접하는 날카로운 모서리를 피하도록 구부러져(curved) 있다.

Description

구부러진 게이트 산화물 프로파일을 포함하는 분할 게이트 반도체 디바이스 {SPLIT GATE SEMICONDUCTOR DEVICE WITH CURVED GATE OXIDE PROFILE}
본 발명에 따른 실시예들은 일반적으로 반도체 장비와 관련이 있다.
전원을 절약하기 위해서, 트랜지스터의 전력 손실을 줄이는 것이 중요하다. 금속-산화물-반도체 전계 효과 트랜지스터(MOSFET) 디바이스 및 특히, 전력 MOSFETs로 알려진 MOSFETs 계통에서, 전력 손실은 디바이스의 드레인-소스간의 on-저항 (Rdson)에 대한 소스를 줄임으로써 줄일 수 있다.
차폐된 게이트 트렌치 MOSFETs로 알려진 분할 게이트 전력 MOSFET 또한, Rdson을 줄이기 위해 에피택셜 층에서 큰 도핑 밀집도를 활용한다. 분할 게이트 전력 MOSFETs은 절연층(예를 들어, 차등 산화물)에 의해 제 2 전극(예를 들어, 폴리 실리콘, 또는 폴리-2)에서 분리되는 제 1 전극(예를 들어, 폴리 실리콘, 또는 폴리-1)을 포함하는 트렌치 게이트를 포함한다. 제조 관점에서, 절연층의 적절한 형성에 요구될 수 있다.
하나의 종래 제조 과정에서, 절연층은 게이트 산화물이 형성되는 동시에 노출된 제 1 폴리 실리콘 (폴리-1) 영역에서 생성된다. 그러나, 절연층은 폴리-1 영역의 측벽을 따라서 폴리-1의 상부에서 훨씬 더 빨리 생성된다. 그 결과, 제 2 전극을 위한 폴리 실리콘 (폴리-2)가 절연층에 쌓이면 날카로운 모서리가 형성된다. 포인트 방전 효과 때문에, 상기 날카로운 모서리는 절연층의 신뢰성에 영향을 미칠 수 있으며, 또한, 게이트-소스 및 게이트-드레인, 즉, 증가하는 Ciss (게이트 소스 정전용량의 합계와 게이트 드레인 정전용량) 사이의 중첩을 증가시킬 수 있다. 또한, 절연층은 하부 폴리-1 영역의 프로파일에 일치하기 때문에, 상기 폴리-1 상에 공동(void) 또는 결함은, 산화 프로파일이 크게 폴리-1/폴리-2 붕괴를 줄일 수 있는 변형된 산화 프로파일로 바뀔 것이다. 더욱이, 절연층과 게이트 산화물이 동시에 형성되기 때문에, 그들의 두께가 서로 크게 관련되어 있다. 그 결과, 두꺼운 게이트 산화물의 제조 없이 결함 또는 다른 제조 문제를 보정하기 위해 절연층을 두껍게 만들 수 없다.
또 다른 종래 제조 과정에서, 제 1 전극을 위한 측벽 산화물과 폴리 실리콘은 트렌치에 침적된다. 그런 다음, 제 1 폴리 실리콘 영역은 만입 에칭(recess etched)되고, 상기 트렌치는 측벽 산화물과 유사한 에칭 속도를 갖는 유전체 물질로 채워진다. 평탄화 이후, 유전체 물질과 측벽 산화물은 절연층을 형성하기 위해 백 에칭(back eching)된다. 그러나, 그것은 유전체와 산화물 모두 균일한 에칭 속도를 달성하기 어려울 수 있다. 에칭 속도의 차이는 입력 정전 용량뿐만 아니라 디바이스의 저항에 영향을 미칠 수 있는 절연층의 균일성에 영향을 미칠 수 있다. 또한, 에칭을 수행한 후, 날카로운 모서리는 상기 트렌치에 남아있는 물질이 상기 트렌치 측벽과 만나는 곳에 형성된다. 상기 날카로운 모서리는 게이트 산화물 두께를 현저히 저하시킬 수 있고, 이는 게이트 산화물의 붕괴를 상당히 줄일 수 있다.
따라서, 상기 기술한 결함을 피한 반도체 디바이스와 이러한 디바이스의 제조 방법이 바람직하다.
본 발명의 하나의 실시예에서, 분할 게이트 반도체 디바이스(예를 들어, 전력 MOSFET) 는 유전체 층에 인접한 게이트 산화물 층(gate oxide layer)에 의해 서로 분리되어 있는 제 1 전극(예를 들어, 폴리-1)영역 및 제 2 전극(예를 들어, 폴리-2)영역 갖는 트렌치 게이트를 포함한다. 상기 게이트 산화물 층과 상기 유전체 층의 경계는 게이트 산화물 층이 트렌치의 측벽에 접하는 날카로운 모서리를 피하도록 구부러져(curved) 있다.
제조 동안, 하나의 실시예에서, 상기 폴리-1 영역은 만입 에칭(recess etched)되고, 측벽 산화물이 에칭되어 제거된다. 만입 부위에는 유전체 물질과 함께 채워지고 평탄해진다; 따라서, 상기 폴리-1 영역 상에 상기 영역은 동일한 형태의 물질(유전체 물질)로 유지된다. 그런 다음, 상기 유전체 물질은 백 에칭된다; 동일한 물질이 상기 영역에 걸쳐 존재하기 때문에, 다른 물질에 대한 균일한 에칭 속도를 달성하기 위한 시도의 문제점은 피할 수 있다. 상기 유전체 영역은 구부러진(예를 들어, 오목) 형태로 에칭된다. 위에 놓인 산화물 층이 형성될 때, 유전체 영역의 형상에 일치하게 되어 구부러진 프로파일을 가지게 된다. 그에 따라, 유전체 영역 및 산화물 층이 상기 트렌치의 측벽과 접하는 날카로운 모서리를 피할 수 있다.
종래의 접근 방식과 관련하여, 게이트-소스 및 게이트-드레인 사이의 중첩이 적어지며, 이는 Ciss를 줄인다. 만입 부위에 유전체가 다시 채워질 때 폴리-1 표면에서 결함 및 공동이 채워져서, 변형된 프로파일 대신 바람직하게 달성된 프로파일을 달성한다. 날카로운 모서리의 부재는 종래의 접근 방식과 관련된 게이트 산화물의 저해 문제를 해결한다.
이들과 본 발명의 또 다른 목적 및 이점은, 하기 도시된 다양한 도면 및 상세한 설명에 따라 당업자에 의해 인식될 것이다.
도 1a, 1b 및 1c는 본 발명의 하나의 실시예에 따른 반도체 디바이스의 제조에서 사용되는 흐름도를 보여 준다.;
도 2 내지 도 18은 본 발명의 하나의 실시예에 따른 반도체 디바이스의 제조에서 선택적인 단계들을 보여주는 횡단면도들이다.;
도 19는 본 발명의 하나의 실시예에 따른 반도체 디바이스의 구성 요소들을 보여주는 횡단면도가 도시되어 있다.
이하, 도면을 이용하여 본 발명을 보다 구체적으로 설명하지만, 본 발명의 범주가 하기의 내용으로 한정되는 것은 아니다.
다음의 상세한 설명의 일부는 다른 당업자에게 그들의 작업의 실체를 가장 효과적으로 전달하도록 반도체 디바이스를 대한 절차, 로직 블록, 과정 및 작업의 다른 상징적 표면의 측면에서 제공된다. 이러한 설명과 표현은 가장 효과적으로 예술의 숙련된 다른 사람들에게 자신의 작품의 물질을 전달하기 위해 반도체 디바이스 제조의 기술에 숙련된 사람에 의해 사용되는 수단이다. 본 발명에서, 절차, 로직 블록, 과정, 또는 이와 같은 것은 단계의 자체로 일관된 순서 또는, 소망하는 결과로 이어지는 단계를 가진다. 상기 단계는 물리적 수량의 물리적 조작을 필요로 한다. 그러나, 이들 및 유사한 용어 모두는 적절한 물리적인 수량과 연관시킬 수 있으며 단지 이러한 수량에 적용하기 위한 유용한 분류임을 반드시 명심해야 한다. 구체적으로, 하기 논의에서 뚜렷하게 별도로 명시되어 있지 않은 한, 그것은 본 발명을 통해, 논의가 "형성", "수행", "제조", "배치", "생성", "에칭"과 같이, 반도체 디바이스 제조의 동작 및 프로세스 (예를 들어, 그림 1a, 1b, 1c의 흐름도 100)를 참조하여, 이와 같은 용어를 활용한다는 점을 인정한다.
일반적으로, 본 발명에 따른 실시예들은 크게 주변 과정 및 단계에 영향을 미치지 않고 종래의 과정에서 일부 대체될 수 있다.
여기에 사용된 바와 같이, 문자 "n"은 n-형 불순물을 의미하고 문자 "p"는 p-형 불순물을 의미한다. 기호 "+" 또는 기호 "-"는 각각 불순물이 비교적 높거나 낮은 농도를 나타내는 데 사용된다.
상기 용어는 "채널"은 일반적으로 허용되는 방식으로 여기에 사용된다. 즉, 소스 연결에서 드레인 연결로 채널 FET 내에서 전류가 이동한다. 상기 채널은 n-형 또는 p-형 반도체 재료 중에서 만들 수 있다; 따라서, FET는 n-채널 또는 p-채널 디바이스 중에 지정된다. 상기 수치 중 일부는 n-채널 디바이스, 특히 n-채널 전력 MOSFET의 맥락에서 설명한다; 그러나, 본 발명에 따른 실시예들에만 국한되지 않는다. 즉, 여기에 설명된 기능은 p-채널 디바이스에서 이용될 수 있다. n-채널 디바이스의 논의는 즉시 해당 n-타입 불순물와 재료, 및 그 반대로 p-타입 불순물 및 재료를 대체함으로써 p-채널 디바이스로 쉽게 맵핑될 수 있다.
도 1a, 1b 및 1c에는 도 19에 부분적으로 도시된 디바이스와 같은 반도체 디바이스의 제조에 사용되는 과정의 하나의 실시예의 흐름도(100)가 도시되어 있다. 구체적인 절차는 흐름도(100)에 개시하고 있지만, 이들 단계들은 하나의 예시이다. 즉, 본 발명에 따른 실시예들은 다양한 다른 단계를 수행하거나, 또는 흐름도(100)에서 인용된 다양한 단계를 수행하기에 바람직하다. 상기 흐름도(100)는 본 발명의 실시예에 따른 반도체 디바이스의 제조에서 선택된 단계를 보여주는 횡단면도들인 도 2 내지 도 18과 함께 논의되어 있다.
도 1a를 도 2와 함께 참조하면, 블록(102)에서, 에피택셜(에피)층(204)은 기재(202)(이후 도면들에는 도시되어 않을 수 있음) 위에 생성된다. n-채널 디바이스에서, 상기 에피택셜 층은 p-불순물을 포함하고, n+ 기재 상에 생성된다. 상기 구조는 상기 기재(202)의 저면 상에 드레인 영역(203)을 포함한다.
도 1a를 도 3과 함께 참조하면, 블록(104)에서, 포토 레지스트(PR) 마스크(306)는 에피층(204)의 선택된 부분을 위에 형성된다. 그런 다음, 에피층(204)의 노출된 부분은 에칭되어, 트렌치(308)로서 인용된 트렌치형 공동을 형성한다. 마스크(306)는 도 4와 같이 제거된다.
도 1a를 도 5와 함께 참조하면, 블록(106)에서, 열 산화물 층(510)은 트렌치(308)의 측벽 및 저면을 따라 에피층(204) 위에 생성된다(성장한다). 하나의 실시예에서, 열 산화물 층은 대략 300 옹스트롱(A)의 두께를 가진다.
블록(108)에서, 유전체 층(512)(제 1 유전체층로서 인용함)은 도 5에서 보는 바와 같이, 측벽과 저면을 따라 트렌치(308) 내로 연장되어 열 산화물 층(510) 위에 형성된다. 하나의 실시예에서, 유전체 층(512)은 SAUSG(sub-atmospheric undoped silicon glass)을 포함한다. 이러한 실시에에서, 유전체 층의 두께는 대략 1300A이다.
도 1a를 도 6과 함께 참조하면, 블록(110)에서, 제 1 폴리 실리콘 층(614)은 유전체 층(512) 위에 그리고 트렌치(308) 내로 형성된다 (도 6 및 이후 도면들에서, 유전체 층(512) 및 열 산화물 층(510)은 단일층(511)으로 표현될 수도 있음). 제 1 폴리 실리콘층은 또한, 폴리-1으로 표현될 수도 있다.
도 1a를 도 7과 함께 참조하면, 블록(112)에서, 상기 폴리-1은, 예를 들어, 화학적-기계적 평탄화 또는 연마(CMP) 과정을 사용하여 제거된다. 잔여 폴리-1 영역(714)은 또한, 폴리-1의 노출(예를 들어, 상부) 표면이 층(511)에 대해 상대적으로 약간 만입되도록 상대적으로 적은 양(예를 들어, 약 0.1 마이크론)이 백 에칭될 수 있다.
도 1b를 도 8과 함께 참조하면, 블록(114)에서, PR 마스크(816)는 선택된 폴리-1 영역을 위에 형성된다. 즉, 구조의 시작 또는 종료 영역이 마스크(816)에 의해 커버링되면서, 구조의 코어 영역은 노출된 상태로 남는다. 상기 마스크가 인가된 후, 시작 및 종료 영역에서 폴리-1 영역(714)보다 낮은 높이로 트렌치(308)을 채우는 코어 영역에서 폴리-1 영역(818)을 백 에칭(만입 에칭)된다.
도 1b를 도 9와 함께 참조하면, 블록(116)에서, PR 마스크(816)가 제거된 다음, 블랑킷 BOE(blanket buffered oxide etch)이 층(511)의 일부가 제거하도록 수행된다. 더욱 구체적으로, 층(511)은 에피층(204)의 평탄면(mesas)을 따라 그리고 트렌치(308)의 측벽으로부터 제거되어, 도 9에서 보는 바와 같이, 폴리-1 영역(714, 818)의 측면들을 부분적으로 노출시킨다. 층(511)은 영역들(714, 818)의 높이보다 약간 낮은 높이로 제거된다.
도 1b의 블록(118)에서, 유전체층(1020)은 도 10에서 보는 바와 같이, 예를 들어, asub-대기압 화학 기상 증착(SACVD) 프로세스를 사용하여, 에피층(204)의 노출된 표면 위에 그리고 트렌치(308) 내부로 침적된다. 하나의 실시예에서, 유전체 층(1020)은 밀도가 높은 SAUSG (예를 들어, 6K SAUSG)를 포함한다. 만입 부위가 유전체 층으로 채워지면, 폴리-1 영역(714, 818)의 표면에 결함 또는 공동이 채워지며, 그에 따라, 변형된 프로파일 대신에 적절한 프로파일을 달성한다.
도 1b의 블록(120)에서, 유전체층(1020)은 도 11에서 보는 바와 같이, 에피층(204)과 유전체층(1020)의 노출된 표면이 평탄화되도록, 예를 들어, CMP 프로파일을 사용하여 제거되고, 유전체층의 남은 부분은 건조 에칭을 사용하여 제거된다. 즉, 동일한 유형 물질(예를 들어, SAUSG)은 폴리-1 영역(818) 상의 영역이다.
도 1b의 블록(122)에서, PR 마스크(1222)는 도 12에서 보는 바와 같이, 노출된 핵심 영역을 벗어나, 구조의 시작 또는 종료 영역 상에 형성된다. 그런 다음, 독자적인 산화 에칭은 유전체 층(1226)을 형성하는 유전체 층 (1020)의 일부를 제거하도록 수행된다(또한, 제 2 유전체층 참조). 동일한 물질은 유전체 층(1020)에 걸쳐 존재하므로, 다른 물질에 대한 균일한 에칭 속도를 달성하기 위해 시도한 문제점을 피할 수 있다.
특히, 유전체 층(1226)의 표면(1224)은 구부러져있다. 도 12에는 구조의 횡단면이 도시되어 있다. 3차원에서, 유전체 층(1226)의 표면(1224)은 오목하다. 표면(1224)이 오목하기 때문에, 트렌치의 측벽(1228)과 접하는 유전체 층(1226)에서 날카로운 모서리를 피할 수 있다.
도 1b의 블록(124)에서, PR 마스크(1222)는 제거되고, 게이트 산화물 층(1330)은 도 13에서 보는 바와 같이, 에피층(204) 및 유전체 층(1226, 1020)의 노출된 표면 상에 생성된다. 표면(1224)이 구부러져 있기 때문에, 게이트 산화물 층 역시 유전체 층(1226) 상에 구부러지게 된다(오목한 형상). 즉, 종래의 접근 방식에서 날카로운 모서리의 존재와 관련하여, 게이트 산화물의 지연 문제는 피할 수 있다. 또한, 종래의 접근 방식과 관련하여, Ciss를 줄이는 게이트-소스 및 게이트-드레인 사이의 중첩을 최소화한다.
그런 다음, 도 1c의 블록(126)에서, 제 2 폴리 실리콘 층(1332)은 게이트 산화물 층(1330) 위에 형성된다. 제 2 폴리 실리콘 층은 또한, 폴리-2로 인용될 수도 있다.
도 1c를 도 14와 함께 참조하면, 블록(128)에서, 폴리-2는 예를 들어, 폴리-2 영역(1434)를 형성하기 위한 CMP 공정을 사용하여 제거된다. 폴리-2 영역(1434)은 또한, 폴리-2의 노출(예를 들어, 상부)된 표면이 게이트 산화물 층(1330)에 상대적으로 약간 만입되도록, 상대적으로 적은 양으로 백 에칭될 수 있다. 폴리-1영역(818) 및 폴리-2 영역(1434)은, 차폐 게이트 트렌치 MOSFET로 알려져 있는, 분할 전력 MOSFET에서 분할 게이트의 제 1 및 제 2 전극들에 대응한다.
도 1c를 도 15와 함께 참조하면, 블록(130)에서, 본체 영역(1536)을 형성하도록 바디 임플란트(body implant)가 수행된다. 예를 들어, n-채널 디바이스에서, 본체 영역(1536)은 p-채널(p-)불순물을 포함한다. 그런 다음, 마스크(도시하지 않음)는 시작 또는 종료 영역을 차폐하도록 형성되고, 그런 다음 소스 주입이 소스 영역(1538)을 형성하도록 수행된다. 예를 들어, n 채널 디바이스에서, 소스 영역(1538)은 n-타입(n+) 불순물을 포함한다. 그런 다음 마스크가 제거된다.
도 1c의 블록(132)에서, 보로포스포실리케이트 글라스(BPSG: borophosphosilicate glass)의 층이 뒤따르는 저온 산화층(LTO)이 침적된다. 이러한 층들은 함께 도 16에서 층(1640)으로 지정된다.
도 1c를 도 17과 함께 참조하면, 블록(134)에서, 마스크(도시하지 않음)가 층(1640), 소스 영역(1538), 및 본체 영역(1536)의 부위들을 선택적으로 제거하도록 사용되어 개구부(1742)를 형성한다. 그런 다음, n-채널 디바이스의 개구부의 저면에서, 불순물은 p-타입(p+) 접촉 영역(1744)을 형성하도록 주입된다.
도 1c의 블록(136)에서, 또 다른 마스크(도시하지 않음)는 선택된 영역 위에 형성될 수 있고, 물질들은 폴리-1 영역들(818, 714) 및 폴리-2 영역(1434)의 픽억(도시하지 않음) 형성되도록 마스크의 개구부들 아래에서 제거될 수 있다. 금속층(1846)은 도 18에서 보는 바와 같이, 구조 상에 침적될 수 있고, 그런 다음, 또 다른 마스크(도시하지 않음)는 전기적 접촉부들을 형성하도록 금속층의 영역을 선택적으로 제거하기 위해 형성될 수 있다.
패시베이션층(도시하지 않음)이 선택적으로 침적될 수 있고, 그런 다음, 또 다른 마스크(도시하지 않음)가 게이트 및 소스 패드를 설정하도록 패시베이션층을 애칭하기 위해 적용될 수 있다.
도 19는 트렌치 또는 분할 게이트(1900)의 실시예를 도시한다. 게이트(1900)는 제 2 유전체 층(1226)에 인접한 게이트 산화물 층(1330)에 의해 서로 분리되는 제 1 전극(예를 들어, 폴리 실리콘, 폴리-1) 영역(818) 및 제 2 전극(예를 들어, 폴리 실리콘, 폴리-2) 영역(1434)을 포함한다. 제 2 유전체 층(1226)은 제 1 유전체 층(512) 이후에 형성되고, 게이트 산화물 층(1330)으로부터 제 1 유전체 층(512)을 분리한다.
특히, 게이트 산화물 층(1330) 및 제 2 유전체 층(1226)의 경계(1224)는 구부러져 있다. 경계(1224)는 게이트 트렌치(308)의 폭을 가로지른다. 더욱 구체적으로, 경계는 하부 유전체 층(1226)에 대해 상대적으로 오목한 형상이다(따라서, 게이트 산화물 층(133)에 대해 상대적으로 볼록한 형상임).
제 2 유전체 층(1226) 및 게이트 산화물 층(1330)이 트렌치(308)의 측벽과 접하는 날카로운 모서리의 부재는 피할 수 있으며, 그에 따라, 종래의 접근 방식과 관련된 게이트 산화물의 저해 문제를 해결할 수 있다. 또한, 종래의 접근 방식과 비교하여, 게이트-소스 및 게이트-드레인 사이의 중첩을 줄여서, Ciss를 줄인다.
요약하면, 전력 MOSFET 디바이스의 실시예들 및 이러한 디바이스를 제작하기 위한 방법의 실시예들이 기재되어 있다. 예시적인 실시예들을 참조하여 본 발명을 기술하였지만, 당업자들은 본 발명의 범주를 벗어나지 않으면서 구성요소들에 대해 다양한 변형이 행해질 수 있고 균등 치환이 행해질 수 있음을 당업자들은 이해할 것이다. 더욱이, 본 발명의 본질적인 범위를 벗어나지 않으면서 본 발명의 교시에 특별한 상황 또는 물질을 적용하기 위해 많은 수정이 행해질 수 있다. 따라서, 본 발명은 본 발명을 수행하기 위해 개시되어 있는 특정 실시예들로 한정되지 않고, 첨부된 청구항들의 범주에 속하는 모든 실시예들을 포함하는 것으로 의도된다.

Claims (23)

  1. 소스 영역(source region);
    드레인 영역(drain region); 및
    트렌치(trench) 내에 형성된 트렌치 게이트(trench gate);
    를 포함하고 있으며,
    상기 트렌치 게이트는,
    열 산화물 층(thermal oxide layer)과 제 1 유전체 층(first dielectric layer)을 포함하는 제 1 층;
    상기 제 1 유전체 층에 인접한 제 1 전극 영역(first electrode region);
    상기 제 1 층과 제 1 전극 영역(first electrode region)에 인접한 제 2 유전체 층(second dielectric layer);
    상기 제 2 유전체 층에 인접한 게이트 산화물 층(gate oxide layer); 및
    상기 게이트 산화물 층에 인접한 제 2 전극 영역(second electrode region);
    을 포함하고 있으며,
    상기 열 산화물 층은 상기 트렌치의 측벽(sidewalls) 면들과 바닥 면들을 따라 위치하고, 상기 제 1 유전체 층은 상기 열 산화물 층 위에 위치하며, 상기 제 1 층의 높이는 상기 제 1 전극 영역의 높이 보다 낮고, 상기 게이트 산화물 층과 상기 제 2 유전체 층의 경계가 구부러져(curved) 있는 것을 특징으로 하는 반도체 디바이스.
  2. 제 1 항에 있어서, 상기 제 1 전극 영역과 제 2 전극 영역은 폴리 실리콘으로 이루어져 있는 것을 특징으로 하는 반도체 디바이스.
  3. 삭제
  4. 제 1 항에 있어서, 상기 경계는 제 2 유전체 층에 대해 상대적으로 오목(concave)하고, 게이트 산화물 층에 대해 상대적으로 볼록(convex)한 것을 특징으로 하는 반도체 디바이스.
  5. 제 1 항에 있어서, 상기 제 1 및 제 2 유전체 층은 각각 SAUSG(sub-atmospheric undoped silicon glass)로 이루어져 있는 것을 특징으로 하는 반도체 디바이스.
  6. 제 1 항에 있어서, 전력 금속 산화물 반도체 전계 효과 트렌지스터(MOSFET) 디바이스로 구성된 것을 특징으로 하는 반도체 디바이스.
  7. 제 1 항에 있어서, 상기 게이트 산화물 층은 또한 상기 소스 영역으로부터 제 2 전극 영역을 분리하는 것을 특징으로 하는 반도체 디바이스.
  8. 소스 영역;
    드레인 영역; 및
    반도체 디바이스 내의 트렌치 내에 형성된 게이트(gate);
    을 포함하고 있으며,
    상기 게이트는,
    상기 트렌치의 바닥을 덮고 부분적으로 상기 트렌치의 측벽들 위의 높이로 연장되어 있는 열 산화물 층;
    상기 열 산화물 층에 인접하고 상기 열 산화물 층의 높이를 초과하지 않는 높이까지 연장되어 있는 제 1 유전체 영역;
    상기 제 1 유전체 영역에 인접한 제 1 전극 영역;
    상기 트렌치의 제 1 전극 영역 상에 위치하는 제 2 전극 영역; 및
    상기 열 산화물 층, 제 1 유전체 영역, 및 제 1 전극 영역에 인접한 제 2 유전체 영역;
    을 포함하고 있으며,
    상기 열 산화물 층과 제 1 유전체 영역의 높이는 상기 제 1 전극 영역의 높이보다 낮으며, 상기 제 2 유전체 영역은 상기 제 1 및 제 2 전극 영역들 사이의 상기 트렌치의 전체 폭을 가로지르는 면을 포함하고 있으며, 상기 면이 오목한 것을 특징으로 하는 반도체 디바이스.
  9. 제 8 항에 있어서, 상기 제 1 전극 영역 및 제 2 전극 영역은 폴리 실리콘으로 이루어져 있는 것을 특징으로 하는 반도체 디바이스.
  10. 제 8 항에 있어서, 상기 제 2 전극 영역으로부터 제 2 유전체 영역을 분리하는 게이트 산화물 층을 더 포함하고 있는 것을 특징으로 하는 반도체 디바이스.
  11. 제 10 항에 있어서, 상기 제 2 유전체 영역은 상기 게이트 산화물 층으로부터 상기 제 1 유전체 영역을 분리하는 것을 특징으로 하는 반도체 디바이스.
  12. 제 8 항에 있어서, 상기 제 1 유전체 영역과 제 2 유전체 영역은 각각 SAUSG(sub-atmospheric undoped silicon glass)로 이루어져 있는 것을 특징으로 하는 반도체 디바이스.
  13. 제 8 항에 있어서, 전력 금속 산화물 반도체 전계 효과 트렌지스터(MOSFET) 디바이스로 구성된 것을 특징으로 하는 반도체 디바이스.
  14. 제 8 항에 있어서, 상기 게이트 산화물 층은 또한 상기 소스 영역으로부터 제 2 전극 영역을 분리하는 것을 특징으로 하는 반도체 디바이스.
  15. 트렌치의 측벽 면들과 바닥 면들을 따라 열 산화물 층을 형성하는 과정;
    상기 열 산화물 층 상에 제 1 유전체 영역을 형성하는 과정;
    상기 제 1 유전체 영역 상에 제 1 게이트 전극 영역을 형성하는 과정;
    열 산화물 층과 제 1 유전체 영역을 포함하는 제 1 층의 높이가 상기 제 1 게이트 전극 영역의 높이 보다 낮게 되도록 상기 제 1 층의 일부를 제거하는 과정;
    상기 제 1 층과 제 1 게이트 전극 영역 상에 유전체 층을 침적함으로써 상기 트렌치에 제 2 유전체 영역을 형성하는 과정;
    상기 트렌치의 전체 폭에 걸쳐 연장되어 있고 상기 트렌치의 측벽들과 만나는 오목한 표면을 형성하기 위해 상기 제 2 유전체 영역을 백 에칭(etching back)하는 과정; 및
    상기 트렌치 내에 제 2 게이트 전극 영역을 형성하는 과정;
    을 포함하는 것을 특징으로 하는 반도체 디바이스에서 분할 게이트(split gate)를 제작하는 방법.
  16. 제 15 항에 있어서, 상기 트렌치에 상기 제 2 유전체 영역을 형성하는 과정 이전에 제 1 유전체 영역을 백 에칭하는 과정을 추가로 포함하는 것을 특징으로 하는 방법.
  17. 제 15 항에 있어서, 상기 트렌치 내에 상기 제 2 게이트 전극 영역을 형성하는 과정 이전에 상기 오목한 표면 상에 및 상기 측벽들을 따라 게이트 산화물 층을 만드는 과정을 추가로 포함하는 것을 특징으로 하는 방법.
  18. 제 15 항에 있어서, 상기 제 1 유전체 영역을 형성하기 이전에 상기 측벽들을 따라 열 산화물 층(thermal oxide layer)을 만드는 과정을 추가로 포함하는 것을 특징으로 하는 방법.
  19. 제 15 항에 있어서, 소스 및 드레인 영역들의 형성을 추가로 포함하는 것을 특징으로 하는 방법.
  20. 제 15 항에 있어서, 상기 반도체 디바이스는 전력 금속 산화물 반도체 전계 효과 트렌지스터(MOSFET) 디바이스로 구성된 것을 특징으로 하는 방법.
  21. 제 1 항에 있어서, 동일한 물질이 상기 제 2 유전체 층 전체에 걸쳐 존재하는 것을 특징으로 하는 반도체 디바이스.
  22. 제 8 항에 있어서, 동일한 물질이 상기 제 2 유전체 영역 전체에 걸쳐 존재하는 것을 특징으로 하는 반도체 디바이스.
  23. 제 15 항에 있어서, 동일한 물질이 상기 제 2 유전체 영역 전체에 걸쳐 존재하는 것을 특징으로 하는 방법.
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