CN112701043A - 一种半导体器件的制造方法 - Google Patents
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Abstract
本发明提供一种半导体器件的制造方法，包括：提供一衬底，衬底具有第一区域和第二区域，衬底上形成有第一介质层；形成图形化的光刻胶层，图形化的光刻胶层覆盖第一区域上的第一介质层；执行至少两次湿法蚀刻工艺以去除第二区域上的部分厚度的第一介质层，且每次湿法蚀刻工艺后执行干燥工艺；以及，在第二区域上剩余的第一介质层上形成栅极。通过采用多次湿法蚀刻工艺和干燥工艺以去除部分第一介质层，以解决上述制造具有SGT结构MOS器件中湿法蚀刻的钻蚀问题，保证器件的稳定性及提高良率，同时还具有高选择比和低成本的优点。
Description
技术领域
本发明涉及半导体集成电路制造技术领域，特别涉及一种半导体器件的制造方法。
背景技术
SGT MOS(Shielded-Gate Trench MOSFET，屏蔽栅沟槽MOSFET)器件因其具有电荷耦合效应，在传统沟槽MOSFET垂直耗尽基础上引入水平耗尽层，将器件电场由三角形分布改为近似矩形分布，在采用相同掺杂浓度的外延规格情况下，器件可以获得更高的击穿电压，该结构因此得到广泛应用。
目前，具有SGT结构MOS器件的制造，先通过刻蚀在衬底上形成沟槽，然后在沟槽的内壁形成介质层，然后再沉积多晶硅形成屏蔽栅和电极，随后再形成介质层填充及覆盖沟槽，再去除部分沟槽的设定深度的介质层以露出沟槽，以形成栅极。
其中，在形成栅极之前，形成光刻胶层后，通常采用湿法蚀刻去除预定厚度的介质层。
因该蚀刻步骤去除的介质层较厚(如1.2μm)，相较于干法蚀刻，湿法蚀刻在高选择比及低成本方面，更具优势。但在湿法蚀刻过程中，光刻胶层浸泡于蚀刻液中，其粘附性下降，以致于其覆盖区域的边缘容易翘起，导致蚀刻液渗入，从而发生钻蚀现象。而且由于浸泡，光刻胶层自身也容易产生缺陷，从而导致蚀刻液渗入，从而发生钻蚀现象。若发生钻蚀现象，则在其后的栅极形成过程中，容易导致多晶硅残留于发生钻蚀之处，影响器件稳定性和良率，严重时甚至可能致使电极和栅极误连通，导致器件完全失效。
发明内容
本发明的目的在于提供一种半导体器件的制造方法，以解决上述制造具有SGT结构MOS器件中湿法蚀刻的钻蚀问题。
为解决上述技术问题，本发明提供一种半导体器件的制造方法，包括：提供一衬底，所述衬底具有第一区域和第二区域，所述衬底上形成有第一介质层；形成图形化的光刻胶层，所述图形化的光刻胶层覆盖所述第一区域上的第一介质层；执行至少两次湿法蚀刻工艺以去除所述第二区域上的部分厚度的第一介质层，且每次所述湿法蚀刻工艺后执行干燥工艺；以及，在所述第二区域上剩余的第一介质层上形成栅极。
可选的，所述第一介质层为氧化硅。
可选的，每次所述湿法蚀刻工艺的蚀刻时间均小于500秒。
可选的，每次所述湿法蚀刻的蚀刻时间相同。
可选的，所述图形化的光刻胶层的厚度在12-20μm之间。
可选的，所述部分厚度大于或等于0.3μm。
可选的，所述湿法蚀刻工艺的蚀刻液为BOE，蚀刻速率在0.06-0.08μm/min之间。
可选的，所述干燥工艺为IPA慢提拉干燥工艺，所述IPA慢提拉干燥工艺的干燥温度高于40℃，干燥时间大于50秒。
可选的，所述半导体器件是具有SGT结构的MOSFET，在所述衬底上形成有第一介质层之前，还包括：在所述衬底中形成若干个沟槽；形成第二介质层，所述第二介质层覆盖所述沟槽的内壁以及所述衬底的表面；形成屏蔽栅和电极，所述电极形成于所述第一区域的沟槽内，所述屏蔽栅形成于所述第二区域的沟槽内，其中，所述第一介质层填充所述沟槽并覆盖所述第二介质层。
可选的，所述第二介质层为氧化硅。
综上所述，本发明提供的一种半导体器件的制造方法具有以下有益效果：
1)采用多次湿法蚀刻和干燥的制造方法，可解决湿法蚀刻中的钻蚀问题，保证器件的稳定性及提高良率。
2)因湿法蚀刻具有高选择比，不会对沟槽形貌产生破坏，可避免因沟槽形貌变化而产生的不良。
3)因湿法蚀刻具有低成本的优点，有益于降低制造成本。
附图说明
本领域的普通技术人员应当理解，提供的附图用于更好地理解本发明，而不对本发明的范围构成任何限定。其中：
图1a是本申请相关技术提供的带光刻胶层蚀刻前的示意图；
图1b是本申请相关技术提供的带光刻胶层蚀刻后的示意图；
图1c是本申请相关技术提供的蚀刻后形成多晶硅层的示意图；
图1d是本申请相关技术提供的蚀刻后所形成栅极的示意图；
图2a是本申请提供的带光刻胶层蚀刻前的示意图；
图2b是本申请提供的带光刻胶层蚀刻后的示意图；
图2c是本申请提供的蚀刻后形成多晶硅层的示意图；
图2d是本申请提供的蚀刻后所形成栅极的示意图；
图3是本申请提供的半导体器件的制造方法的流程图。
图1a至图1d的附图中：
10’-衬底；10a’-第一区域；10b’-第二区域；101’-第一沟槽；102’-第二沟槽；
201’-第一介质层；202’-第二介质层；
31’-屏蔽栅；32’-电极；40’-光刻胶层；50’-多晶硅层；51’-栅极；52’-残留多晶。
图2a至图2d的附图中：
10-衬底；10a-第一区域；10b-第二区域；101-第一沟槽；101-第二沟槽；
201-第一介质层；202-第二介质层；
31-屏蔽栅；32-电极；40-光刻胶层；50-多晶硅层；51-栅极。
具体实施方式
如背景技术所述，发明人发现，在湿法蚀刻过程中容易发生钻蚀。
具体请参考图1a至图1d，在本申请相关技术中，例如制造具有SGT结构MOS器件的方法，通常包括如下步骤：首先提供一衬底10’，衬底具有第一区域10a’及第二区域10b’，在衬底10’上形成第一介质层201’；形成图形化的光刻胶层40’；执行湿法蚀刻工艺以去除第二区域10b’上的部分厚度的第一介质层201’；在第二区域上剩余的第一介质层201’上形成栅极51’。
其中，由于采用湿法蚀刻，且需要蚀刻的预定厚度较深，例如1-3μm，蚀刻液的蚀刻速度，在0.06-0.08μm/min之间，其蚀刻时间则将超过20min，在蚀刻过程中，光刻胶层40’一直浸泡于蚀刻液中，其粘附性下降，以致于其覆盖区域的边缘容易翘起，导致蚀刻液渗入，从而在位于第一区域10a’边缘的第一介质层201’发生钻蚀现象，如图1b所示。所谓钻蚀，即是指本不需蚀刻的区域因蚀刻液渗入而发生的蚀刻，这是湿法蚀刻中极易出现的不良。如图1c至1d所示，蚀刻液渗入位于第一区域10a’边缘的沟槽内，并蚀刻部分相应位置的第一介质层201’，从而形成凹陷，其所形成的凹陷将在后续的形成多晶硅层50’中被填充多晶硅，导致形成残留多晶52’，也即是电极32’所在第二沟槽102’内，其将影响器件的稳定性。并且若钻蚀较为严重时甚至将导致电极32’与栅极51’的误连接，致使器件报废。
关于上述问题，发明人发现湿法蚀刻中钻蚀的发生与光刻胶层浸泡于蚀刻液中时间过长有着直接的关系，若湿法蚀刻的膜层较薄，例如小于0.3μm，其发生钻蚀的情况较少；而湿法蚀刻的膜层较厚，例如大于0.3μm，其发生钻蚀的情况较多。具体而言，例如湿法蚀刻的速度在0.06-0.08μm/min，需蚀刻膜层厚度大于或等于0.3μm，其蚀刻时间超过500秒，其发生钻蚀的情况较多。
进一步的，发明人还发现光刻胶层在经过一段时间的加热，光刻胶层的粘附性将恢复，于是将边缘已翘起的光刻胶层进行加热，其粘附性恢复，并重新服帖于衬底的表面。同时，湿法蚀刻工艺后紧接着执行干燥工艺，即是将器件表面残留的蚀刻液去除的过程，其干燥工艺也可伴随着加热。
基于上述考虑，本发明实施例提供一种半导体器件的制造方法，形成图形化的光刻胶层之后，执行至少两次湿法蚀刻工艺以去除第二区域上的部分厚度的第一介质层，且每次湿法蚀刻工艺后执行干燥工艺。采用多次湿法蚀刻和干燥的制造方法，可解决钻蚀问题，保证器件的稳定性及提高良率。因湿法蚀刻具有高选择比，不会对沟槽形貌产生破坏，可避免因沟槽形貌变化而产生的不良。因湿法蚀刻具有低成本的优点，有益于降低制造成本。
为使本发明的目的、优点和特征更加清楚，以下结合附图和具体实施例对本发明作进一步详细说明。需说明的是，附图均采用非常简化的形式且未按比例绘制，仅用以方便、明晰地辅助说明本发明实施例的目的。此外，附图所展示的结构往往是实际结构的一部分。特别的，各附图需要展示的侧重点不同，有时会采用不同的比例。
如在本发明中所使用的，单数形式“一”、“一个”以及“该”包括复数对象，术语“或”通常是以包括“和/或”的含义而进行使用的，术语“若干”通常是以包括“至少一个”的含义而进行使用的，术语“至少两个”通常是以包括“两个或两个以上”的含义而进行使用的，此外，术语“第一”、“第二”、“第三”仅用于描述目的，而不能理解为指示或暗示相对重要性或者隐含指明所指示的技术特征的数量。由此，限定有“第一”、“第二”、“第三”的特征可以明示或者隐含地包括一个或者至少两个该特征，除非内容另外明确指出外。
图2a是本申请提供的带光刻胶层蚀刻前的示意图；图2b是本申请提供的带光刻胶层蚀刻后的示意图；图2c是本申请提供的蚀刻后形成多晶硅层的示意图；图2d是本申请提供的蚀刻后所形成栅极的示意图；图3是本申请提供的半导体器件的制造方法的流程图。
如图3所示，本实施例提供的一种半导体器件的制造方法，包括以下步骤：
S01：提供一衬底10，衬底10具有第一区域10a和第二区域10b，衬底10上形成有第一介质层201；
S02：形成图形化的光刻胶层40，图形化的光刻胶层40覆盖第一区域上10a的第一介质层201；
S03：执行至少两次湿法蚀刻工艺以去除第二区域10b上的部分厚度的第一介质层201，且每次湿法蚀刻工艺后执行干燥工艺；
S04：在第二区域10b上剩余的第一介质层201上形成栅极51。
首先，请参照图2a，执行步骤S01。其具体的步骤及过程为：提供衬底10，衬底10包括第一区域10a以及第二区域10b。其中，第一区域10a为电极连接区，第二区域10b为器件单元区，若干第一沟槽101形成于第二区域10b，若干第二沟槽102形成于第二区域10a。并且，在第一沟槽101及第二沟槽102中形成第二介质层202，第二介质层202覆盖于第一沟槽101及第二沟槽102的内壁，包括侧壁和底部。
衬底10可以为硅基半导体或绝缘体上硅(SOI)衬底，本实施例中以硅衬底为例加以说明。衬底10表面可以形成有外延层，第一沟槽101及第二沟槽102形成与外延层中。第一沟槽101及第二沟槽102的深度，例如在3-6um之间，其底部拐角处的形状可以为圆弧形或直角形。在本实施例中，沟槽底部拐角处为圆弧形。
第二介质层202例如为氧化硅或氮化硅，可通过热氧化工艺或CVD工艺形成第二介质层202于第一沟槽101及第二沟槽102的侧壁和底部。第二介质层202厚度，例如是小于1μm。如图2a所示的第二介质层202仅覆盖于第一沟槽101及第二沟槽102的侧壁和底部，但本领域技术人员应理解，第二介质层202在覆盖第一沟槽101和第二沟槽102的侧壁及底部的同时还可以延伸覆盖于衬底10的表面，也即是外延层的表面。
接着，在第一沟槽101及第二沟槽102中形成屏蔽栅31和电极32。屏蔽栅31和电极32可以是多晶硅、铝、钽或钛等，在本实施中屏蔽栅31和电极32均为多晶硅。其中，位于第一区域10a，即位于第二沟槽102中的多晶硅填充于整个深度范围形成电极32，电极32的顶面与第二沟槽102顶部基本齐平；位于第二区域10b，即位于第一沟槽102中的多晶硅部分填充于整个深度范围形成屏蔽栅31，屏蔽栅31的顶面低于第一沟槽101顶部。屏蔽栅31和电极32的材料均为多晶硅但填充深度不一样，其可通过分两次多晶硅沉积而成，或者如本实施例中，通过一次多晶硅沉积并于第二沟槽102中形成电极32，然后对第一沟槽101中的多晶硅进行回刻而形成屏蔽栅31。其具体回刻深度根据产品的不同，可以不同。
然后，在衬底10上形成第一介质层201。第一介质层201填满第一沟槽101并覆盖衬底10的表面。对第一介质层201进行表面平坦化。在本实施例中，第二介质层202可以和第一介质层201的材质相同，例如均是氧化硅，可通过热氧化工艺或CVD工艺形成。可以理解的是，第二介质层202和第一介质层201的材质也可以不同，例如，第一介质层201为氧化硅，第二介质层202为氮化硅或氧化硅。
接着执行步骤S02，形成图案化的光刻胶层40于第一区域10a上，光刻胶层40覆盖第一区域10a的第一介质层201。不难理解，第一区域10a为电极连线区，其下有电极32覆盖于第二沟槽102中，第二区域10b为器件单元区，其下有屏蔽栅31覆盖于第一沟槽101中。为后续在第一沟槽101中形成栅极，需要通过去除预定厚度的第一介质层201以露出相应深度的第一沟槽101，则第一区域10a需暴露于光刻胶层40之外，同时需保护第一区域10a，光刻胶层40覆盖第一区域10a的第一介质层201。
为延缓光刻胶层40浸泡于蚀刻液中时边缘翘起，可将光刻胶层40的厚度设定更厚，例如大于或等于12μm。同时，更厚的光刻胶层40在光刻工艺也相对更不容易产生缺陷，例如气孔，在蚀刻工艺中也有更好保护效果。当然，若光刻胶层40的厚度太厚，不利于后续光刻胶层的去除，优选的，将光刻胶层40的厚度设定在12-20μm之间。
接着执行步骤S03，执行至少两次湿法蚀刻工艺以去除第二区域10b上的部分厚度的第一介质层201，且每次湿法蚀刻工艺后执行干燥工艺。
湿法蚀刻是通过液态的蚀刻液将其所接触的材料通过化学反应逐步浸蚀融掉的蚀刻工艺。在本实施例中，第一介质层201为氧化硅，则与之对应的蚀刻液，例如为BOE(缓冲氧化硅蚀刻液)，蚀刻速度例如在0.06-0.08μm/min之间。之所以采用湿法蚀刻，是因其具有诸多优点，例如，具有高选择比，不会对沟槽形貌产生破坏，可避免因沟槽形貌变化而产生的不良。而且，湿法蚀刻更具经济性，成本低，很容易扩充产能以克服湿法蚀刻的蚀刻速率的不足，整体而言，是有利于降低成本。
请参考图2b，可通过多次湿法蚀刻，降低每次光刻胶层40浸泡于蚀刻液中的时间，例如每次湿法蚀刻的时间短于500秒，即可明显减轻甚至避免光刻胶层40的边缘翘起的现象，同时每次湿法蚀刻后均通过干燥工艺，不仅可去除残留于表面的蚀刻液，更重要的是，可通过干燥工艺中的加热以恢复光刻胶层40的粘附性，让其重新服帖于第一区域10a的表面，从而又可避免下次湿法蚀刻时的钻蚀，进而避免了钻蚀所引起的问题，如图2c至图2d所示。每次湿法蚀刻均避免钻蚀现象，即可通过多次湿法蚀刻不仅达到去除预定厚度的第二区域10b的第一介质层201，并且避免了长时间湿法蚀刻中的钻蚀现象及由此而产生的系列问题。每次湿法蚀刻的时间越短，对应蚀刻次数越多，则效果越佳，但显然如此操作极不经济也无必要，其每次蚀刻时间优选在300-500秒之间。
上述湿法蚀刻去除第一介质层201的预定厚度优选大于等于0.3μm，若预定厚度小于0.3μm，则无必要采用上述多次湿法蚀刻工艺和干燥工艺。
在一个具体实施例中，多次湿法蚀刻中的预定厚度、蚀刻速率及蚀刻时间，如上所述。在本申请的其他具体实施方式中，预定厚度、蚀刻速率及蚀刻时间可结合具体设备及工艺的不同而不同，本领域的技术人员在理解上述原理后，可适应性调整，并不以此为限。
当然，为更有利于产线工艺制程管理，在多次湿法蚀刻工艺和干燥工艺中，每次湿法蚀刻和干燥的工艺及时间可以相同。
其中，干燥工艺可以是旋转甩干、热氮气烘干或IPA(异丙醇)慢提拉干燥，本实施例优选IPA慢提拉干燥工艺。其利用了水易于溶于IPA溶液的特点，先要把器件放在IPA中使器件进行预脱水，预脱水后再将其放入装有IPA溶液的槽体底部，该槽体底部带有一个加热装置，而且该加热装置是可控制的，它可将液体的IPA加热成热的IPA蒸汽。在槽体的上部安装有冷凝管，它可使挥发的IPA气体冷却成液体的IPA，从而实现对IPA的循环利用；并且在此槽体里装有缓慢上升的机械装置，可将硅片缓慢提升到热的IPA蒸汽里并使硅片干燥。更优选的方式是优选IPA慢提拉干燥和旋转甩干相结合，可进一步加快干燥的速度。
在上述干燥工艺中，不仅需去除衬底10表面残留蚀刻液，还需要对光刻胶层40进行加热，以恢复光刻胶层40的粘附性，让其重新服帖于第一区域10a的第一介质层201，避免钻蚀现象。经实验，为达到上述预期效果，其干燥温度需大于或等于40℃，干燥时间大于或等于50秒。
执行步骤S04，在第二区域10b上剩余的第一介质层201上形成栅极51。具体的，先要去除光刻胶层40，然后在衬底10表面形成多晶硅层50，其覆盖包括第一区域10a和第二区域10b。再通过平坦化去除衬底10表面多余的多晶硅层50，以在第二区域10b上剩余的第一介质层201上形成栅极51。
制造具有SGT结构MOS器件的方法还包括后续的诸如基区、源区、源区金属垫层和栅极金属垫层的形成，上述步骤的形成采用本领域常用的方法形成，在此不再赘述。
上述实施例是以制造具有SGT结构MOS器件以说明可解决湿法蚀刻中的钻蚀问题，在其他类型的半导体器件的制造中，若仅因钻蚀的问题而导致无法采用湿法蚀刻工艺的制程均可采用本发明的方法，并解决其湿法蚀刻中的钻蚀问题。
综上所述，本发明提供的一种半导体器件的制造方法具有以下有益效果：
1)采用多次湿法蚀刻工艺和干燥工艺的制造方法，可解决湿法蚀刻中的钻蚀问题，保证器件的稳定性及提高良率。
2)因湿法蚀刻具有高选择比，不会对沟槽形貌产生破坏，可避免因沟槽形貌变化而产生的不良。
3)因湿法蚀刻具有低成本的优点，有益于降低制造成本。
上述描述仅是对本发明较佳实施例的描述，并非对本发明范围的任何限定，本发明领域的普通技术人员根据上述揭示内容做的任何变更、修饰，均属于权利要求书的保护范围。
Claims (10)
1.一种半导体器件的制造方法，其特征在于，包括：
提供一衬底，所述衬底具有第一区域和第二区域，所述衬底上形成有第一介质层；
形成图形化的光刻胶层，所述图形化的光刻胶层覆盖所述第一区域上的第一介质层；
执行至少两次湿法蚀刻工艺以去除所述第二区域上的部分厚度的第一介质层，且每次所述湿法蚀刻工艺后执行干燥工艺；以及，
在所述第二区域上剩余的第一介质层上形成栅极。
2.根据权利要求1所述的半导体器件的制造方法，其特征在于，所述第一介质层为氧化硅。
3.根据权利要求1所述的半导体器件的制造方法，其特征在于，每次所述湿法蚀刻工艺的蚀刻时间均小于500秒。
4.根据权利要求1所述的半导体器件的制造方法，其特征在于，每次所述湿法蚀刻的蚀刻时间相同。
5.根据权利要求1所述的半导体器件的制造方法，其特征在于，所述图形化的光刻胶层的厚度在12-20μm之间。
6.根据权利要求1所述的半导体器件的制造方法，其特征在于，所述部分厚度大于或等于0.3μm。
7.根据权利要求1所述的半导体器件的制造方法，其特征在于，所述湿法蚀刻工艺的蚀刻液为BOE，蚀刻速率在0.06-0.08μm/min之间。
8.根据权利要求1所述的半导体器件的制造方法，其特征在于，所述干燥工艺为IPA慢提拉干燥工艺，所述IPA慢提拉干燥工艺的干燥温度高于40℃，干燥时间大于50秒。
9.根据权利要求1所述的半导体器件的制造方法，其特征在于，所述半导体器件是具有SGT结构的MOSFET，在所述衬底上形成有第一介质层之前，还包括：
在所述衬底中形成若干个沟槽；
形成第二介质层，所述第二介质层覆盖所述沟槽的内壁以及所述衬底的表面；
形成屏蔽栅和电极，所述电极形成于所述第一区域的沟槽内，所述屏蔽栅形成于所述第二区域的沟槽内，其中，所述第一介质层填充所述沟槽并覆盖所述第二介质层。
10.根据权利要求9所述的半导体器件的制造方法，其特征在于，所述第二介质层为氧化硅。
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