KR20060072491A - 반도체 소자의 소자분리막 제조 방법 - Google Patents

Abstract

본 발명은 소자분리막 형성시 라이너 질화막의 장점을 살리면서 소자의 특성 및 갭필 마진을 개선하는데 적합한 반도체 소자의 소자분리막 제조 방법을 제공하기 위한 것으로, 이를 위한 본 발명의 반도체 소자의 소자분리막 제조 방법은 트렌치가 형성된 반도체 기판; 상기 트렌치 표면 상에 형성된 측벽 산화막; 상기 측벽 산화막 표면 상에서 상기 트렌치를 일부 매립하는 제 1갭필 절연막; 상기 제 1갭필 절연막 상부와 상기 측벽 산화막 측면에 걸친 라이너 질화막; 및 상기 라이너 질화막 상에 상기 트렌치를 매립하도록 형성된 제 2갭필 절연막을 포함한다.

라이너 질화막, 고밀도플라즈마(HDP)산화막, 갭필 마진, STI

Description

반도체 소자의 소자분리막 제조 방법{METHOD FOR MANUFACTURING ISOLATION LAYER IN SEMICONDUCTOR DEVICE}

도 1a 및 1b는 종래 기술에 따른 반도체 소자의 소자분리막 제조 방법을 도시한 공정 단면도,

도 2a 내지 도 2d는 본 발명의 실시예에 따른 반도체 소자의 소자분리막 제조 방법을 도시한 공정 단면도.

* 도면의 주요 부분에 대한 부호의 설명

21 : 반도체 기판 22 : 패드 산화막

23 : 패드 질화막 24 : 트렌치

25 : 측벽 산화막 26 : 제 1갭필 절연막

27 : 라이너 질화막 28 : 제 2갭필 절연막

본 발명은 반도체 제조 기술에 관한 것으로 특히 반도체 소자의 소자분리 공정에 관한 것이고, 더욱 자세히는 반도체 소자의 트렌치형 소자분리막의 공정에 관한 것이다.

전통적인 소자분리 공정인 실리콘국부산화(LOCOS) 공정은 근본적으로 버즈비크(Bird's beak)로부터 자유로울 수 없으며, 버즈비크에 의한 활성영역의 감소로 인하여 고집적 반도체 소자에 적용하기 어렵게 되었다.

한편, 트렌치 소자분리(shallow trench isolation, STI) 공정은 반도체 소자의 디자인 룰(design rule)의 감소에 따른 필드 산화막의 열화와 같은 공정의 불안정 요인을 근본적으로 해결할 수 있고, 활성영역의 확보에 유리한 소자분리 공정으로 부각되고 있으며, 현재는 물론 향후 기가 디램급 이상의 초고집적 반도체 소자 제조 공정까지 적용이 유망한 기술이다.

일반적으로, 반도체 소자의 STI 공정시 트렌치 측벽과 바닥의 실리콘 기판을 보호하기 위해서 라이너 질화막을 널리 사용하고 있는데, 이 라이너 질화막에 의해 실리콘 기판에 인가되는 스트레스가 감소되고, 소자분리막에서 실리콘 기판으로의 도펀트의 확산 작용이 억제되는 등의 효과를 얻을 수 있다. 이는 트렌치 갭필(Gap Fill) 이후에 후속 산화 공정(예컨대, 스크린 산화막, 게이트 산화막)에 의한 트렌치 측벽 산화를 막아 스트레스에 의한 스토리지노드 접합 누설(Storage node junction leakage) 즉 리프레시 열화를 방지하기 위한 것이다.

도 1a 및 도 1b는 종래 기술에 따른 반도체 소자의 소자분리막 제조 방법을 나타낸 공정 단면도이다.

도 1a에 도시된 바와 같이, 반도체 기판(11) 상에 패드 산화막(12), 패드 질화막(13)을 차례로 형성하고, 소자분리 마스크(도시하지 않음)를 통해 패드 산화막(12)과 패드 질화막(13)을 패터닝한다. 패터닝한 패드 질화막(13)을 식각 마스크로 사용하여 노출된 반도체 기판(11)을 건식 식각함으로써 트렌치(14)를 형성한다. 트렌치(14)를 형성한 후 열산화 공정을 실시하여 트렌치 내부의 측벽을 따라 측벽 산화막(wall oxidation)(15)을 형성한다.

계속해서, 측벽 산화막(15)을 포함하는 트렌치(14) 표면을 따라 반도체 소자의 리프레시 특성 확보를 위한 라이너 질화막(16)을 형성한다. 이어서, 결과물의 전면에 갭필 절연막(17)을 증착하여 트렌치(14)를 매립한다. 이 때, 갭필 절연막(17)은 고밀도플라즈마산화막(High Density Plasma; 이하 'HDP')을 사용한다.

이어서, 도 1b에 도시된 바와 같이, 패드 질화막(13)이 드러날 때까지 화학·기계적 연마(chemical mechanical polishing, CMP) 공연을 실시하여 갭필 절연막(17)을 평탄화시킨다. 계속해서, 인산 용액(H_된O₄)을 사용하여 패드 질화막(13)과 라이너 질화막(16a)을 습식 제거하고, 불산 용액(HF)을 사용하여 패드 산화막(12)을 제거한 후, 소자분리막을 형성한다.

상술한 바와 같이, 측벽 산화막의 두께가 얇으면 측벽 산화막과 라이너 질화막의 계면에 트랩이 형성되어 핫 캐리어 특성 열화, 네가티브 차지 트랩 생성으로 인한 셀 트랜지스터 열화가 발생한다.

따라서, 라이너 질화막 증착 전에 형성하는 측벽 산화막의 두께(80Å 이상) 를 두껍게 증착해야 한다. 그러나, 측벽 산화막의 두께가 두꺼워지면 트렌치 갭필 마진이 부족하여 소자의 집적도 한계로 작용하는 문제점이 있다.

본 발명은 상기한 종래 기술의 문제점을 해결하기 위해 제안된 것으로, 소자분리막 형성시 라이너 질화막의 장점을 살리면서 소자의 특성 및 갭필 마진을 개선하는데 적합한 반도체 소자의 소자분리막 제조 방법을 제공하는데 그 목적이 있다.

상기 목적을 달성하기 위한 일 특징적인 본 발명의 반도체 소자의 소자분리막 제조 방법은 트렌치가 형성된 반도체 기판, 상기 트렌치 표면 상에 형성된 측벽 산화막, 상기 측벽 산화막 표면 상에서 상기 트렌치를 일부 매립하는 제 1갭필 절연막, 상기 제 1갭필 절연막 상부와 상기 측벽 산화막 측면에 걸친 라이너 질화막; 및 상기 라이너 질화막 상에 상기 트렌치를 매립하도록 형성된 제 2갭필 절연막을 포함한다.

또한, 본 발명의 반도체 소자의 소자분리막 제조 방법은 트렌치가 형성된 반도체 기판을 준비하는 단계, 측벽 산화 공정을 실시하여 상기 트렌치 표면에 측벽 산화막을 형성하는 단계, 상기 측벽 산화막 상에 상기 트렌치의 일부를 매립하는 제 1갭필 절연막을 형성하는 단계, 상기 제 1갭필 절연막을 포함하는 전면에 라이너 질화막을 형성하는 단계, 상기 라이너 질화막 상에 제 2갭필 절연막을 형성하여 상기 트렌치를 완전히 매립하는 단계, 및 화학·기계적 연마 공정을 실시하여 상기 제 2갭필 절연막을 평탄화시키는 단계를 포함한다.

이하, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부 도면을 참조하여 설명하기로 한다.

도 2a 내지 도 2d는 본 발명의 일실시예에 따른 반도체 소자의 소자분리막 제조 방법을 도시한 공정 단면도이다.

도 2a에 도시된 바와 같이, 반도체 기판(21) 상에 110Å 두께의 패드 산화막(22), 600Å 두께의 패드 질화막(23)을 차례로 형성한다. 이 때, 소자분리 마스크(도시하지 않음)를 식각 마스크로 사용하여 패드 산화막(22)과 패드 질화막(23)을 패터닝한다. 그리고나서, 패드 질화막(23)을 하드 마스크로 사용하여 노출된 반도체 기판(21)을 2000Å∼3000Å 깊이로 건식 식각함으로써 트렌치(24)를 형성한다.

이어서, 도 2b에 도시된 바와 같이, 600℃∼1100℃의 열산화 공정을 실시하여 트렌치 구조를 따라 전면에 50Å∼80Å 두께의 측벽 산화막(25)을 형성한다.

결과물 전면에 500Å∼1000Å 두께의 제 1갭필 절연막(26)을 바텀 업(bottom-up)방식으로 증착하되, 트렌치(24) 측벽에 증착되는 얇은 제 1갭필 절연막(26)을 중간에 한 번 식각하여 트렌치(24)의 일부만 매립한다. 이 때, 제 1갭필 절연막(26)으로 고밀도플라즈마산화막(HDP)을 사용하고, 제 1갭필 절연막(26) 증착 후 트렌치(24)의 1차 갭필을 완료한다.

이어서, 도 2c에 도시된 바와 같이, 제 1갭필 산화막(26)과 측벽 산화막(25)의 측면에 접하도록 라이너 질화막(27)을 50Å∼150Å의 두께로 증착한다. 이 때, 라이너 질화막(27)은 소자의 리프레시 특성을 개선하기 위해 사용한다.

계속해서, 라이너 질화막(27)을 포함하는 전면에 제 2 갭필 절연막(28)을 증착하고 트렌치(24)의 2차 갭필을 완료한다. 이후, CMP 또는 전면 식각을 이용하여 패드 질화막(23)이 노출될 때까지 식각을 진행하여 제 2갭필 절연막(28)을 평탄화한다.

이어서, 도 2d에 도시된 바와 같이, 인산 용액(H₃PO₄)을 사용하여 패드 질화막(23)과 패드 질화막(23) 측면에 형성된 라이너 질화막(27)을 제거하고, 불산 용액(HF)을 사용하여 패드 산화막(22)을 제거한 후, 소자분리막을 완성한다.

상술한 바와 같이, 소자의 리프레시 특성을 개선하는 라이너 질화막을 적용함에 있어서 발생하는 부작용을 제어하기 위해, 트렌치 매립을 위한 갭필 절연막을 두 단계에 걸쳐 증착하여 갭필 마진을 개선할 수 있다.

또한, 트렌치 내부의 측벽 산화막의 두께를 줄이므로써, 트렌치의 종횡비를 감소시켜 소자의 갭필 마진을 개선할 수 있다.

본 발명의 기술 사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.

상술한 본 발명은 STI 형성 공정에서 갭필 절연막을 두 단계로 형성하여 측벽 산화막과 라이너 질화막간의 계면에서 트랩을 방지하여 소자의 특성 열화 없이 갭필 마진을 향상시키므로써 소자의 수율을 증가시킬 수 있는 효과가 있다.

Claims (12)

1. 트렌치가 형성된 반도체 기판;

   상기 트렌치 표면 상에 형성된 측벽 산화막;

   상기 측벽 산화막 표면 상에서 상기 트렌치를 일부 매립하는 제 1갭필 절연막;

   상기 제 1갭필 절연막 상부와 상기 측벽 산화막 측면에 걸친 라이너 질화막; 및

   상기 라이너 질화막 상에 상기 트렌치를 매립하도록 형성된 제 2갭필 절연막

   을 포함하는 반도체 소자의 소자분리막.
2. 제1 항에 있어서,

   상기 제 1갭필 산화막은 500Å∼1000Å의 두께로 형성하는 반도체 소자의 소자분리막.
3. 제 1항에 있어서,

   상기 라이너 질화막은 50Å∼150Å의 두께로 형성하는 반도체 소자의 소자분리막.
4. 제 1항에 있어서,

   상기 제 1갭필 절연막 및 상기 제 2갭필 절연막은 고밀도플라즈마산화막을 사용하는 반도체 소자의 소자분리막.
5. 제 1항에 있어서,

   상기 측벽 산화막은 50Å∼80Å의 두께로 형성하는 반도체 소자의 소자분리막.
6. 제 1항 또는 제 5항에 있어서,

   상기 측벽 산화막은 600℃∼1100℃의 온도에서 형성하는 반도체 소자의 소자분리막.
7. 트렌치가 형성된 반도체 기판을 준비하는 단계;

   측벽 산화 공정을 실시하여 상기 트렌치 표면에 측벽 산화막을 형성하는 단계;

   상기 측벽 산화막 상에 상기 트렌치의 일부를 매립하는 제 1갭필 절연막을 형성하는 단계;

   상기 제 1갭필 절연막을 포함하는 전면에 라이너 질화막을 형성하는 단계;

   상기 라이너 질화막 상에 제 2갭필 절연막을 형성하여 상기 트렌치를 완전히 매립하는 단계; 및

   화학·기계적 연마 공정을 실시하여 상기 제 2갭필 절연막을 평탄화시키는 단계

   를 포함하는 반도체 소자의 소자분리막 제조 방법.
8. 제 7항에 있어서,

   상기 제 1갭필 산화막은 500Å∼1000Å의 두께로 형성하는 반도체 소자의 소자분리막 제조 방법.
9. 제 7항에 있어서,

   상기 라이너 질화막은 50Å∼150Å의 두께로 형성하는 반도체 소자의 소자분리막 제조 방법.
10. 제 7항에 있어서,

    상기 제 1갭필 절연막 및 상기 제 2갭필 절연막은 고밀도플라즈마산화막을 사용하는 반도체 소자의 소자분리막 제조 방법.
11. 제 7항에 있어서,

    상기 측벽 산화막은 50Å∼80Å의 두께로 형성하는 반도체 소자의 소자분리막 제조 방법.
12. 제 7항 또는 제 11항에 있어서,

    상기 측벽 산화막은 600℃∼1100℃의 온도에서 형성하는 반도체 소자의 소자분리막 제조 방법.

Images