KR100792366B1 - 플래시 메모리 소자의 소자분리막 형성방법 - Google Patents

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Abstract

본 발명은 반도체 소자의 소자분리막으로 검증된 물질인 고밀도 플라즈마 산화막만으로 고집적 소자의 소자분리막을 완성할 수 있는 플래시 메모리 소자의 소자분리막 형성방법을 제공하기 위한 것으로, 이를 위해 본 발명은 게이트 절연막, 플로팅 게이트용 도전막 및 패드 질화막이 차례로 적층된 기판을 제공하는 단계와, 상기 패드 질화막, 도전막, 게이트 절연막 및 기판의 일부를 식각하여 트렌치를 형성하는 단계와, 상기 트렌치가 형성된 결과물의 표면에 소자분리막용 제1 절연막을 증착하는 단계와, 상기 패드 질화막이 노출되도록 상기 제1 절연막을 평탄화하는 단계와, 상기 패드 질화막을 제거하는 단계와, 상기 트렌치가 완전히 매립되도록 상기 패드 질화막이 제거된 결과물 상에 소자분리막용 제2 절연막을 증착하는 단계와, 상기 도전막이 노출되도록 상기 제2 절연막을 평탄화하는 단계를 포함하는 플래시 메모리 소자의 소자분리막 형성방법을 제공한다.
플래시 메모리 소자, 소자분리막, HDP 산화막, 패드 질화막, CMP

Description

플래시 메모리 소자의 소자분리막 형성방법{METHOD FOR FORMING ISOLATION LAYER IN FLASH MEMORY DEVICE}
도 1a 내지 도 1d는 종래기술에 따라 고밀도 플라즈마(HDP) 산화막과 폴리실라잔(PSZ)막을 이용하는 플래시 메모리 소자의 소자분리막 형성방법을 도시한 공정 단면도.
도 2a 내지 도 2e는 본 발명의 실시예에 따른 플래시 메모리 소자의 소자분리막 형성방법을 설명하기 위해 도시한 공정단면도.
〈도면의 주요 부분에 대한 부호의 설명〉
20 : 기판 21 : 게이트 절연막
22 : 플로팅 게이트용 도전막 23 : 버퍼 산화막
24 : 패드 질화막 25, 25A, 25B : 제1 HDP 산화막
26 : 건식식각공정 27 : 제2 HDP 산화막
본 발명은 반도체 소자 제조기술에 관한 것으로, 특히 반도체 메모리 소자, 더욱 구체적으로는 플래시 메모리 소자의 소자분리막 형성방법에 관한 것이다.
메모리 공정 기술의 발달과 더불어 반도체 소자의 크기는 점차 감소하게 되었다. 이에 따라, 액티브 영역(active region) 및 필드 영역(field region)의 크기 또한 감소하게 되었고, 이로 인해, 필드 영역에 형성되는 트렌치의 종횡비가 증가하여 50~60nm급 소자에 있어서는 고밀도플라즈마(High Density Plasma) 화학기상증착(Chemical Vapor Deposition) 방식으로 증착되는 산화막(이하, HDP 산화막이라 함) 단일막만으로는 보이드(void) 없이 균일한 소자분리막의 매립(gap fill)이 어려워졌다.
따라서, 이러한 소자분리막의 매립 특성을 향상시키기 위해 기존에 단일적으로 사용되던 HDP 산화막과 함께 스핀 코팅(spin coating) 방식으로 증착되는 SOD(Spin On Dielectric)막의 일종인 PSZ(PolySilaZane)막을 이용하여 트렌치를 매립하는 기술이 제안되었다.
이하에서는, 도 1a 내지 도 1d를 참조하여 이와 같이 HDP 산화막과 PSZ막을 함께 이용하는 플래시 소자의 소자분리막 형성방법에 대해 설명하기로 한다.
먼저, 도 1a에 도시된 바와 같이, 기판(10) 상에 터널 산화막(11), 플로팅 게이트용 폴리실리콘막(12), 버퍼 산화막(13) 및 패드 질화막(14)을 차례로 형성한다.
이어서, 패드 질화막(14), 버퍼 산화막(13), 폴리실리콘막(12), 터널 산화 막(11) 및 기판(10)을 식각하여 일정 깊이의 트렌치(미도시)를 형성한다.
이어서, 상기 트렌치의 일부가 매립되도록 전체 구조 상부면에 HDP 산화막(15)을 증착한다.
이어서, 도 1b에 도시된 바와 같이, 상기 트렌치가 완전히 매립되도록 HDP 산화막(15) 상에 PSZ막(16)을 두껍게 증착한다.
이어서, 도 1c에 도시된 바와 같이, 평탄화공정, 예컨대 화학적기계적연마(Chemical Mechanical Polishing, 이하 CMP라 함) 공정을 실시하여 패드 질화막(14) 상부 표면이 노출되도록 PSZ막(16)과 HDP 산화막(15)을 연마한다.
이어서, 습식식각공정을 실시하여 PSZ막(16A)을 일정 깊이 식각한다. 이로써, HDP 산화막(15) 상에 일정 두께의 PSZ막(16A)이 잔류하면서 상기 트렌치의 내측벽부 일부가 노출되게 된다.
이어서, 도 1d에 도시된 바와 같이, 상기 트렌치가 완전히 매립되도록 PSZ막(16A)을 포함한 전체 구조 상부면에 다시 HDP 산화막(17)을 증착한다.
이어서, CMP 공정을 실시하여 패드 질화막(14)의 상부 표면이 노출될 때까지 HDP 산화막(17)을 연마한다.
이후에는, 도면에 도시하진 않았지만, 인산용액(H3PO4)을 이용한 습식식각공정을 실시하여 패드 질화막(14)을 제거한다. 이로써, 폴리실리콘막(12) 상으로 일부 돌출된 구조의 소자분리막이 완성되는 것이다.
그러나, 상기에서 설명한 바와 같이, 종래 기술에 따른 플래시 메모리 소자 의 소자분리막 형성방법에서는 습식식각공정을 이용하여 PSZ막을 식각하는데 공정 제어(control)에 어려움이 따르는 단점이 있다. 이는, PSZ막이 다공성(porous) 물질이어서 적절한 높이 조절을 위한 습식식각공정의 시간을 제어하기 어렵기 때문이다. 결국, 신뢰성 및 공정 제어 측면에서 이미 검증된 소자분리막 물질인 HDP 산화막 단일막을 이용하여 50~60nm급 고집적 반도체 소자의 소자분리막을 완성할 수 있는 기술 개발이 필요한 실정이다.
따라서, 본 발명은 상기한 문제점을 해결하기 위하여 안출된 것으로서, 반도체 소자의 소자분리막으로 검증된 물질인 고밀도 플라즈마 산화막만으로 고집적 소자의 소자분리막을 완성할 수 있는 플래시 메모리 소자의 소자분리막 형성방법을 제공하는데 그 목적이 있다.
상기한 목적을 달성하기 위한 일측면에 따른 본 발명은, 게이트 절연막, 플로팅 게이트용 도전막 및 패드 질화막이 차례로 적층된 기판을 제공하는 단계와, 상기 패드 질화막, 도전막, 게이트 절연막 및 기판의 일부를 식각하여 트렌치를 형성하는 단계와, 상기 트렌치가 형성된 결과물의 표면에 소자분리막용 제1 절연막을 증착하는 단계와, 상기 패드 질화막이 노출되도록 상기 제1 절연막을 평탄화하는 단계와, 상기 패드 질화막을 제거하는 단계와, 상기 트렌치가 완전히 매립되도록 상기 패드 질화막이 제거된 결과물 상에 소자분리막용 제2 절연막을 증착하는 단계와, 상기 도전막이 노출되도록 상기 제2 절연막을 평탄화하는 단계를 포함하는 플래시 메모리 소자의 소자분리막 형성방법을 제공한다.
본 발명은 기존과는 달리 트렌치의 일부를 매립하는 제1 HDP 산화막을 증착한 후 이를 연마하여 트렌치의 종횡비를 감소시킨 다음 패드 질화막을 제거하여 트렌치의 종횡비를 더욱 감소시킨 상태에서 트렌치를 완전히 매립하는 제2 HDP 산화막을 증착하여 소자분리막을 형성함으로써, 고집적 반도체 소자 제조시 HDP 산화막 단일막만으로 보이드 없이 균일한 소자분리막을 형성할 수 있다. 즉, 최종적으로 소자분리막을 구성하는 구성요소가 HDP 산화막 단일막만으로 이루어져 있어 기존에 HDP 산화막과 함께 PSZ막을 소자분리막으로 이용하는데에 따른 단점을 극복할 수 있게 된다.
특히, 본 발명은 스핀 코팅 방식으로 형성되는 SOD막 종류, 예컨대 PSZ막을 사용하지 않고 매립 특성이 우수하다고 검증된 막, 예컨대 HDP 산화막만을 사용하여 소자분리막을 형성하는 것이다. 이때, HDP 산화막은 가장 매립 특성이 우수하다고 검증된 대표적인 물질이다. 따라서, 본 발명은 HDP 산화막 외에도 매립 특성이 우수한 모든 물질이 적용 가능하다.
이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부한 도면을 참조하여 설명한다. 또한, 도면들에 있 어서, 층 및 영역들의 두께는 명확성을 기하기 위하여 과장되어진 것이며, 층이 다른 층 또는 기판 "상"에 있다고 언급되어지는 경우에 그것은 다른 층 또는 기판 상에 직접 형성될 수 있거나, 또는 그들 사이에 제3의 층이 개재될 수도 있다. 또한 명세서 전체에 걸쳐서 동일한 참조번호로 표시된 부분은 동일한 구성요소들을 나타낸다.
실시예
도 2a 내지 도 2e는 본 발명의 실시예에 따른 플래시 메모리 소자의 소자분리막 형성방법을 설명하기 위해 도시한 공정단면도이다.
먼저, 도 2a에 도시된 바와 같이, 기판(20) 상에 게이트 절연막(21), 플로팅 게이트용 도전막(22), 버퍼 산화막(23) 및 패드 질화막(24)을 차례로 형성한다. 이때, 게이트 절연막(21)은 산화막 또는 질화막을 함유한 산화막 물질로 형성할 수 있다. 또한, 플로팅 게이트용 도전막(22)은 도전성을 갖는 모든 물질로 형성 가능하다. 예컨대, 플로팅 게이트용 도전막(22)으로는 폴리실리콘막을 이용한다.
이어서, 패드 질화막(24), 버퍼 산화막(23), 플로팅 게이트용 도전막(22) 및 게이트 절연막(21) 및 기판(20)의 일부를 식각하여 일정 깊이의 트렌치(미도시)를 형성한다.
이어서, 트렌치의 일부가 매립되도록 전체 구조 상부면에 소자분리막으로 사용될 HDP 산화막(25, 이하 제1 HDP 산화막이라 함)을 증착한다. 여기서는, 소자분리막으로 HDP 산화막에 한정하여 설명하였으나, HDP 산화막 외에도 HDP 산화막과 같이 매립 특성이 검증된 모든 물질이 적용 가능하다. 예컨대, 제1 HDP 산화막(25) 은 1000~2000Å의 두께로 증착한다. 이때, 제1 HDP 산화막(25)은 증착 특성상 트렌치의 양측에서보다 상부 및 저부에서 더 두껍게 증착이 이루어진다.
이어서, 도 2b에 도시된 바와 같이, CMP 공정을 실시하여 패드 질화막(24) 상부 표면이 노출될 때까지 제1 HDP 산화막(25A)을 연마한다. 여기서, CMP 공정을 실시하는 이유는 소자분리막이 매립될 트렌치의 총 종횡비를 감소시키기 위함이다.
이어서, 도 2c에 도시된 바와 같이, 건식식각공정(26), 예컨대 에치백(etch-back) 공정을 실시하여 제1 HDP 산화막(25A)을 식각한다. 이때, 건식식각공정(26)으로 에치백 공정을 실시함에 따라 제1 HDP 산화막(25A)은 최상부 모서리가 둥근 형태('R' 부위 참조)를 갖게 된다. 특히, 건식식각공정(26)시에는 제1 HDP 산화막(25B)의 상부 표면과 함께 패드 질화막(24)의 상부 표면 또한 일정 두께 식각되어 제거된다.
여기서, 건식식각공정(26)을 실시하는 이유는 후속으로 재증착될 HDP 산화막의 증착시 매립 특성을 향상시킴과 동시에 후속공정을 통해 제거될 패드 질화막(24)의 제거를 용이하게 하기 위함이다. 즉, 트렌치 입구 양측 모서리 부분을 라운딩화('R' 부위 참조)함으로써 트렌치 입구 부분(개구부)의 폭을 선택적으로 증가시켜 후속으로 증착될 HDP 산화막의 매립 특성을 향상시키는 것이다. 또한, 패드 질화막(24)을 미리 일정 두께 식각하여 제거함으로써 후속으로 패드 질화막(24)을 제거하기 위해 인산용액에 전체 구조물을 담그는 웨트 딥 아웃(wet dip out) 공정 시간을 감소시켜 패드 질화막(24)이 쉽게 제거되도록 하는 것이다.
특히, 건식식각공정(26)은 플로팅 게이트용 도전막(22)의 양측벽 및 상부 표 면이 노출되지 않도록 진행한다. 이는, 플로팅 게이트용 도전막(22)이 노출되는 것을 방지하여 패드 질화막(24)을 제거하기 위한 웨트 딥 아웃 공정시 플로팅 게이트용 도전막(22)의 손상을 완벽히 차단하기 위함이다.
또한, 건식식각공정(26)시에는 산화막 대비 질화막의 식각 선택비가 2:1이 넘지 않도록 한다. 즉, 산화막에 대한 식각율이 질화막에 대한 식각율보다 빠르도록 하는 것이다. 이는, 제1 HDP 산화막(25A)에 비해 패드 질화막(24)의 식각이 잘 이루어지도록 하여 잔류하는 패드 질화막(24)의 두께를 최소화함으로써, 웨트 딥 아웃 공정의 공정 시간을 최소화하기 위함이다. 이때에는, 산화막에 대한 식각율이 질화막에 대한 식각율보다 2배 이상이 되지 않도록 하는 것이 중요하다. 바람직하게는, 산화막 대비 질화막의 식각 선택비가 1.9:1~1.1:1이 되도록 그 선택비를 조절하여 실시한다.
구체적으로, 건식식각공정(26)시에는 20CF4/80CHF3 혼합가스를 사용하되, 이들의 비율이 1:4가 되도록 한다.
이어서, 도 2d에 도시된 바와 같이, 인산용액을 이용한 습식식각공정을 실시하여 패드 질화막(24, 도 2c 참조)을 제거한다. 이로 인해, 소자분리막이 매립될 트렌치의 총 종횡비가 전 공정에서보다 더욱 감소하게 된다.
이어서, 도 2e에 도시된 바와 같이, 트렌치가 완전히 매립되도록 HDP 산화막(27, 이하 제2 HDP 산화막이라 함)을 증착한다. 여기서는, 소자분리막으로 HDP 산화막에 한정하여 설명하였으나, HDP 산화막 외에도 HDP 산화막과 같이 매립 특성 이 검증된 모든 물질이 적용 가능하다.
이러한 제2 HDP 산화막(27)의 증착시에는 제2 HDP 산화막(27)이 매립될 전체 트렌치의 종횡비가 기존보다 현저히 감소된 상태이므로 매립 마진이 향상되어 있어 보이드 없이 균일한 막의 증착이 가능해진다.
이후에는, CMP 공정을 실시하여 제2 HDP 산화막(27)을 연마한다. 이러한 CMP 공정은 폴리실리콘 터치(touch) CMP 방식을 이용하되, 산화막에 대한 폴리실리콘의 고선택비를 갖는 슬러리를 이용하는 것이 바람직하다. 여기서, 폴리실리콘 터치 CMP 방식이라 함은 폴리실리콘을 연마 정지 기점으로 하여 폴리실리콘 상부에서 연마가 자동으로 정지되도록 하는 연마 방식을 말한다. 따라서, 폴리실리콘 터치 CMP 방식을 이용하게 되면 폴리실리콘으로 이루어진 플로팅 게이트용 도전막(22) 상부에서 연마가 자동으로 정지하게 되므로, 이웃하는 플로팅 게이트용 도전막(22) 사이의 소자분리막의 EFH(Effective Field oxide Height) 변화가 억제될 수 있다.
구체적으로, 폴리시리콘 터치 CMP 공정은 3~5psi의 압력 범위에서 실시하고, 80~100rpm 속도 범위 내에서 실시한다.
결국, 본 발명의 실시예에 따르면 소자분리막의 EFH 변화를 억제하면서 보이드 없이 HDP 산화막 단일막만으로 이루어진 고집적 반도체 소자의 소자분리막을 형성할 수 있게 된다. 이하에서는, 본 발명의 실시예에 따른 경우 이와 같이 소자분리막의 EFH 변화가 억제되는 이유에 대해 간략히 설명하기로 한다.
예컨대, 기존에는 패드 질화막을 연마 정지층으로 하는 CMP 공정을 2번에 걸쳐 진행함으로써 소자분리막을 완성하고, 이후에 별도로 패드 질화막을 제거하였 다. 그러나, 소자분리막 형성 후 이와 같이 패드 질화막을 제거하기 위한 공정을 진행하다 보면 소자분리막의 일부가 함께 제거되면서 최적화된 소자분리막의 EFH가 변화되는 문제가 발생하게 된다. 즉, 기존에는 잔류하는 패드 질화막이 곧 소자분리막의 EFH 변화를 유발하였다. 반면, 본 발명의 실시예에서는 패드 질화막을 연마 정지층으로 하는 CMP 공정을 한번 실시한 후 패드 질화막을 제거한 상태에서 폴리실리콘 터치 CMP 공정을 진행하여 소자분리막을 완성하므로 소자분리막 완성 후 패드 질화막을 제거하는 공정이 필요 없게 된다. 따라서, 본 발명의 실시예에 따르면 패드 질화막 제거에 의한 소자분리막의 EFH 변화가 억제된다.
본 발명의 기술 사상은 바람직한 실시예에서 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다. 또한, 본 발명은 SA-STI(Self Aligned-Shallow Trench Isolation) 공정 또는 ASA-STI(Advanced SA-STI) 공정을 적용하는 플래시 메모리 소자에 유용하게 적용될 수 있는데, 이는 SA-STI 또는 ASA-STI를 적용하는 경우 일반적인 STI 공정에서보다 소자분리막이 매립될 트렌치의 종횡비가 현저히 증가하기 때문이다. 특히, ASA-STI 구조에서는 플로팅 게이트 형성을 위해 하나의 도전막을 두껍게 형성하기 때문에 트렌치의 종횡비는 더욱 증가한다. 따라서, 본 발명의 기술 사상은 ASA-STI 구조에 가장 유용하게 적용될 수 있다.
이상에서 설명한 바와 같이, 본 발명에 의하면 다음과 같은 여러가지 효과가 있다.
첫째, 트렌치의 일부를 매립하는 제1 HDP 산화막을 증착한 후 이를 연마하여 트렌치의 종횡비를 감소시킨 다음 패드 질화막을 제거하여 트렌치의 종횡비를 더욱 감소시킨 상태에서 트렌치를 완전히 매립하는 제2 HDP 산화막을 증착하여 소자분리막을 형성함으로써, 고집적 반도체 소자 제조시 HDP 산화막 단일막만으로 보이드 없이 균일한 소자분리막을 형성할 수 있다. 따라서, 소자분리막으로 하나의 단일 물질을 사용하게 되므로 반도체 소자의 제조 비용을 감소시키고 양산성을 향상시킬 수 있는 효과를 가져올 수 있다.
둘째, 패드 질화막을 제거한 상태에서 폴리실리콘 터치 CMP 방식을 이용하여 소자분리막을 완성하게 되므로, 소자분리막의 EFH(Effective Field oxide Height) 변화를 억제할 수 있다. 따라서, 반도체 소자의 문턱전압(Vt) 변화를 감소시켜 소자의 신뢰성을 향상시킬 수 있다.
셋째, 제1 HDP 산화막을 에치백하여 제1 HDP 산화막의 최상부 모서리를 라운딩화함으로써, 트렌치의 입구 부분 폭을 선택적으로 증가시킬 수 있어 후속 증착되는 제2 HDP 산화막의 매립 특성을 향상시킬 수 있다. 따라서, 보이드 없이 균일한 소자분리막을 형성할 수 있다.
넷째, 제1 HDP 산화막의 에치백과 함께 패드 질화막을 일정 두께 제거한 후 웨트 딥 아웃 공정을 통해 패드 질화막을 완벽히 제거하므로 웨트 딥 아웃 공정의 공정시간을 감소시킬 수 있다. 따라서, 플로팅 게이트용 도전막의 손상을 억제할 수 있다.

Claims (10)

  1. 게이트 절연막, 플로팅 게이트용 도전막 및 패드 질화막이 차례로 적층된 기판을 제공하는 단계;
    상기 패드 질화막, 도전막, 게이트 절연막 및 기판의 일부를 식각하여 트렌치를 형성하는 단계;
    상기 트렌치가 형성된 결과물의 표면에 소자분리막용 제1 절연막을 증착하는 단계;
    상기 패드 질화막이 노출되도록 상기 제1 절연막을 평탄화하는 단계;
    상기 제1 절연막의 상부 모서리 부분이 라운딩화되도록 상기 제1 절연막을 식각하는 단계;
    상기 패드 질화막을 제거하는 단계;
    상기 트렌치가 완전히 매립되도록 상기 패드 질화막이 제거된 결과물 상에 소자분리막용 제2 절연막을 증착하는 단계; 및
    상기 도전막이 노출되도록 상기 제2 절연막을 평탄화하는 단계
    를 포함하는 플래시 메모리 소자의 소자분리막 형성방법.
  2. 삭제
  3. 제 1 항에 있어서,
    상기 제1 절연막을 식각하는 단계에서는 상기 제1 절연막과 함께 상기 패드 질화막이 일정 두께 제거되도록 실시하는 플래시 메모리 소자의 소자분리막 형성방법.
  4. 제 1 항에 있어서,
    상기 제1 절연막을 식각하는 단계에서는 상기 제1 절연막 대비 상기 패드 질화막의 식각 선택비가 1.9:1~1.1:1이 되도록 조절하여 실시하는 플래시 메모리 소자의 소자분리막 형성방법.
  5. 제 1 항에 있어서,
    상기 도전막을 형성한 후,
    상기 도전막과 상기 패드 질화막 사이에 버퍼 산화막을 형성하는 단계를 더 포함하는 플래시 메모리 소자의 소자분리막 형성방법.
  6. 제 1 항, 제 3 항, 제 4 항 또는 제 5 항 중 어느 한 항에 있어서,
    상기 제1 및 제2 절연막은 서로 동일 물질로 형성하는 플래시 메모리 소자의 소자분리막 형성방법.
  7. 제 6 항에 있어서,
    상기 제1 및 제2 절연막은 고밀도 플라즈마(HDP) 산화막으로 형성하는 플래시 메모리 소자의 소자분리막 형성방법.
  8. 제 1 항, 제 3 항, 제 4 항 또는 제 5 항 중 어느 한 항에 있어서,
    상기 제1 절연막을 평탄화하는 단계에서는 화학적기계적연마 공정으로 실시하는 플래시 메모리 소자의 소자분리막 형성방법.
  9. 제 1 항, 제 3 항, 제 4 항 또는 제 5 항 중 어느 한 항에 있어서,
    상기 제2 절연막을 평탄화하는 단계에서는 상기 도전막을 연마정지 기점으로 하는 터치 화학적기계적연마 방식을 이용하여 이루어지는 플래시 메모리 소자의 소자분리막 형성방법.
  10. 제 1 항, 제 3 항, 제 4 항 또는 제 5 항 중 어느 한 항에 있어서,
    상기 도전막은 폴리실리콘막으로 형성하는 플래시 메모리 소자의 소자분리막 형성방법.
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Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20040040693A (ko) * 2002-11-07 2004-05-13 삼성전자주식회사 트렌치 소자분리막을 갖는 반도체 소자의 형성방법
KR20060072491A (ko) * 2004-12-23 2006-06-28 주식회사 하이닉스반도체 반도체 소자의 소자분리막 제조 방법
KR20060109055A (ko) * 2005-04-15 2006-10-19 주식회사 하이닉스반도체 반도체 소자의 소자분리막 형성방법

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20040040693A (ko) * 2002-11-07 2004-05-13 삼성전자주식회사 트렌치 소자분리막을 갖는 반도체 소자의 형성방법
KR20060072491A (ko) * 2004-12-23 2006-06-28 주식회사 하이닉스반도체 반도체 소자의 소자분리막 제조 방법
KR20060109055A (ko) * 2005-04-15 2006-10-19 주식회사 하이닉스반도체 반도체 소자의 소자분리막 형성방법

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN112563279A (zh) * 2019-09-25 2021-03-26 爱思开海力士有限公司 半导体装置及其制造方法

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