KR20100112062A - 반도체 소자의 제조 방법 - Google Patents
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Abstract
본 발명은 디램 셀을 형성하는 트랜지스터에 관한 것으로, 소자분리막의 자기정렬 콘택 페일(LPC SAC FAIL)을 방지하기 위하여 반도체 기판에 리세스 할 때, EFH(effective Field Height) 타겟을 조절하여 식각한 후, SOD 물질을 증착하고 평탄화하여 라이너 질화막을 라디칼 산화시킨 후 습식 클리닝 공정으로 제거하고 상부에 LP(low pressure) 라이너 질화막을 형성하여 후속 랜딩플러그 콘택 시에 발생할 수 있는 쇼트 페일(Short fail)을 방지하는 것을 특징으로 한다.
Description
본 발명은 반도체 소자의 트랜지스터 제조 방법에 관한 것으로, 랜딩 플러그 콘택(LPC)과 게이트 간의 단락을 방지하는 기술에 대한 것이다.
반도체 소자의 고속화 및 고집적화가 급속하게 진행되고 있고, 이에 수반하여 패턴의 미세화 및 패턴 치수의 고정밀화에 대한 요구가 높아지고 있다. 이는 액티브 영역에 형성되는 패턴뿐 아니라 상대적으로 넓은 영역을 차지하는 소자분리막에도 해당된다.
여기서, 기존의 소자분리막 형성방법으로는 로코스(LOCOS) 공정을 이용하였으나, 상단 코너부에 새부리 형상의 버즈빅(bird's beak)이 발생하기 때문에 액티브 영역의 크기를 감소시키는 단점을 가지고 있어 한계점이 드러나게 되었다. 따라서 현재 대부분의 반도체 소자는 액티브 영역의 크기를 확보하여 고집적 소자의 구현을 가능하게 하는 STI(Shallow Trench Isolation) 공정을 이용하여 소자분리막을 형성하고 있다.
반도체 소자의 고집적화 추세에 따라, 액티브 영역 사이의 필드 영역의 폭이 감소하고 필드 영역에 형성되는 트렌치의 종횡비가 증가하여 트렌치 내에 소자분리 막을 매립시키는 공정이 점점 어려워지고 있다. 따라서 소자분리막의 매립특성을 향상시키기 위해 화학기상증착(CVD)방식으로 고밀도 플라즈마(HDP)를 사용한 산화막 대신 스핀 코팅(spin coating) 방식으로 증착되는 SOD(Spin on dielectric) 물질을 이용하여 트렌치를 매립하는 기술이 제안되었으나, 이 SOD 물질은 습식식각률이 빠르고 불균일한 물질특성을 가지고 있다.
이러한 문제를 해결하기 위해 최근에는 소자분리막 형성시 SOD 물질을 이용하여 트렌치를 먼저 매립한 후 이를 일정깊이 리세스 시킨 다음, 상부에 다시 HDP 산화막을 증착하는 방법을 사용하고 있다. 이 방법을 도 1a 내지 도 1g 를 통하여 알아보기로 한다.
도 1a 를 참조하면, 반도체 기판(10) 상부에 게이트 산화막(11), 폴리실리콘막(12), 버퍼 산화막(13), 패드 질화막(14), 하드마스크용 산화막(15) 및 하드마스크용 실리콘산화질화막(16)을 순차적으로 형성한다.
도 1b 를 참조하면, 하드마스크용 실리콘산화질화막(16), 하드마스크용 산화막(15), 패드 질화막(14), 버퍼 산화막(13), 폴리실리콘막(12), 게이트 산화막(11), 및 반도체 기판(10)을 일정 깊이 식각하여 트렌치를 형성한다. 이때 하드마스크용 실리콘산화질화막(16)은 모두 제거되고 하드마스크용 산화막(15)도 일부 손실된다.
도 1c 를 참조하면, 상기 트렌치가 매립되도록 전체 상부에 SOD 막(17)을 증착한다. 이어서, 도 1d 에 도시된 바와 같이 화학기계적 연마(CMP) 공정을 실시하여 패드 질화막(14) 상부의 산화막 계열 물질을 모두 제거하면 패드 질화막(14)와 의 단차가 없이 트렌치 내에 매립된 SOD막(17A)이 형성된다.
도 1e 를 참조하면, 습식 식각공정으로 SOD막(17A)을 일정 깊이 리세스 시켜 SOD막(17B)을 형성하고, 이어서 도 1f 와 같이 트렌치가 매립되도록 SOD막(17B)와 전체 상부에 HDP 산화막(18)을 증착한다. 이어서, 화학기계적 평탄화 공정(CMP)을 실시하여 패드 질화막(14)의 상부까지 HDP 산화막(18)을 연마하여 트렌치 내에 고립된 소자분리막(19)을 형성할 수 있다.
그러나 후속 공정에서 랜딩 플러그 콘택을 위한 게이트와 노드 형성시 상기 SOD막(17B)은 어닐링(annealing) 공정으로 경화시켜 주더라도 물질 특성이 약하여 소자분리막으로의 역할이 취약해진다. 따라서 랜딩 플러그 콘택 형성 후 전압이 증가함에 따라, SOD막(17B)이 터지면서 게이트와 랜딩 플러그 콘택간에 쇼트가 일어나는 랜딩 플러그 콘택 자기 정렬 플러그 콘택 페일(LPC SAC Fail)이 발생하게 되는 문제점이 있다.
도 1g 를 참조하면, 실제 랜딩 플러그 콘택 형성시 LPC SAC 페일(fail)이 발생된 단면도를 나타낸다.
본 발명은 디램 셀을 형성하는 트랜지스터에 관한 것으로, 소자분리막의 자기정렬 콘택 페일(LPC SAC FAIL)을 방지하기 위하여 반도체 기판에 리세스 할 때, EFH(effective Field Height) 타겟을 조절하여 식각한 후, SOD 물질을 증착하고 평탄화하여 라이너 질화막을 라디칼 산화시킨 후 습식 클리닝 공정으로 제거하고 상부에 LP(low pressure) 라이너 질화막을 형성하여 후속 랜딩플러그 콘택 시에 발생할 수 있는 쇼트 페일(Short fail)을 방지하는 것을 특징으로 하는 반도체 소자의 제조 방법을 제공한다.
본 발명은 활성 영역 및 소자분리 영역을 갖는 반도체 기판상에 상기 소자분리 영역을 노출시키는 마스크를 형성하는 단계, 상기 마스크에 의해 노출된 소자분리 영역을 식각하여 트렌치를 형성하는 단계, 상기 트렌치 내에 소자분리막을 형성하고 상부를 리세스하는 단계, 상기 리세스 공정 후 리세스 구조의 측벽을 산화하고 습식 세정하는 단계, 상기 리세스 구조 전면에 질화막을 증착하는 단계, 전체 전면에 산화막을 매립하는 단계 및 상부를 질화막이 노출될 때까지 연마하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법을 제공한다.
바람직하게는, 상기 소자분리막을 형성하는 단계는 상기 트렌치에 패드 산화막, 패드 질화막, 라이너 질화막을 순차 증착하는 단계 및 전면에 SOD 절연막을 매립하고 상부를 평탄화 공정으로 연마하는 단계를 포함하는 것을 특징으로 한다.
바람직하게는, 상기 질화막이 노출될 때까지 연마하는 단계 후, 상기 활성 영역이 노출될 때까지 패드 질화막, 패드 산화막 및 상기 산화막을 제거하는 단계를 포함한다.
바람직하게는, 상기 활성 영역이 노출될 때까지 패드 질화막, 패드 산화막 및 상기 산화막을 제거하는 단계 후, 상기 질화막을 제거하는 단계를 더 포함한다.
바람직하게는, 상기 리세스 하는 단계는 상기 SOD 절연막 상부를 식각하고 상기 리세스 구조 측면과 활성 영역 상부의 라이너 산화막을 제거하는 것을 포함한다.
바람직하게는, 상기 리세스 하는 단계는 상기 소자 분리막의 EFH(effective Field Height) 타겟을 조절하여 식각하는 것을 특징으로 한다.
바람직하게는, 상기 산화 공정은 라디칼(Radical) 방식으로 산화하는 것을 특징으로 한다.
바람직하게는, 상기 질화막은 저압 라이너 질화막(low pressure liner nitride)을 사용하는 것을 특징으로 한다.
바람직하게는, 상기 질화막은 패드 질화막보다 실리콘이 더 많이 포함되어 있는 것을 특징으로 한다.
바람직하게는, 상기 산화막은 HARP(High Aspect Ratio Process) 또는 HDP(High Density Plasma) 산화막을 사용하는 것을 특징으로 한다.
본 발명은 디램 셀을 형성하는 트랜지스터에 관한 것으로, 소자분리막의 자 기정렬 콘택 페일(LPC SAC FAIL)을 방지하기 위하여 반도체 기판에 리세스 할 때, EFH(effective Field Height) 타겟을 조절하여 식각한 후, SOD 물질을 증착하고 평탄화하여 라이너 질화막을 라디칼 산화시킨 후 습식 클리닝 공정으로 제거하고 상부에 LP(low pressure) 라이너 질화막을 형성하여 후속 랜딩플러그 콘택 시에 발생할 수 있는 쇼트 페일(Short fail)을 방지하는 장점을 가진다.
이하, 첨부한 도면을 참조하여 본 발명의 실시 예에 대해 상세히 설명하고자 한다.
도 2a 내지 도 2f는 본 발명의 제 1 실시 예에 따른 반도체 소자의 제조 방법을 도시한 것이다.
도 2a 를 참조하면, 반도체 기판(100)에 활성영역을 정의하기 위해 상부에 마스크(미도시)로 하단의 반도체 기판(100)을 식각하여 트렌치를 형성하고, 전면에 패드 산화막(102)을 증착한다. 그 다음, 패드 질화막(104)을 증착하고 전면에 라이너 산화막(106)을 증착한 후, 절연물질로 이루어진 SOD 절연막(108)을 매립한다.
도 2b 를 참조하면, 상기 SOD 절연막(108)을 화학기계적 평탄화 공정(CMP)으로 패드 질화막(104)이 노출될 때까지 연마한 후 트렌치 구조의 상부를 리세스하여 소자분리막(미도시)을 형성한다. 이때, 리세스하는 과정에서 리세스 구조의 측벽에 존재하는 라이너 산화막(106) 및 패드 질화막(104)의 상부에 존재하는 라이너 산화막(106)이 소실된다.
여기서, 트렌치 내에 소자분리막을 형성한 후, 그 상부를 리세스 하는 단계 에서 상기 소자분리막의 EFH(effective Field Height) 타겟을 조절하여 리세스한다. 이때, 소자분리막의 EFH(effective Field Height) 타겟만큼 식각하여 소자분리막의 높이를 조절함으로써 후속 공정 시 형성되는 콘택(미도시) 간의 높이 차이를 줄일 수 있다.
도 2c 를 참조하면, 리세스 구조 측벽의 패드 질화막(104)을 라디칼 산화방식(radical oxidation)으로 산화시킨 다음, HF와 NH4F가 혼합된 BOE 용액을 이용한 습식 세정(wet cleaning) 방식으로 제거한다. 라디칼 산화방식은 트렌치 외벽과 모폴로지(morpology)에 따른 의존성이 없는 균일한 산화막을 형성하고 씨닝(thinning) 현상을 억제하기 위해 라디칼 이온을 사용하는 방법이다. 이때 패드 질화막(104) 상부의 일부도 라디칼 산화 공정에서 산화되었으므로 습식 세정시에 부분 소실되며, 트렌치 구조 측벽의 패드 질화막(104)과 패드 산화막(102)도 약간 소실된다. 이와 같이 트렌치 구조의 선폭을 증가시킴으로써 후속 공정에서 LP(low pressure) 라이너 질화막 증착시 갭필이 어려워지지 않게 해야한다.
도 2d 를 참조하면, 상기 리세스 구조의 측벽과 SOD 절연막(108a) 상부에 LP(low pressure) 라이너 질화막(110)을 50∼100Å 두께로 증착하고, 상기 LP 라이너 질화막(110)은 상기 패드 질화막(104) 보다 실리콘이 더 많이 포함되는 것이 바람직하다. 이는, 후속 공정 중 패드 질화막(104) 제거 시 LP 라이너 질화막(110)은 실리콘 성분이 더 많이 포함되어 있기 때문에 패드 질화막(104)만을 선택적으로 제거할 수 있다.
다음에는, 상기 라이너 질화막(110)과 패드 질화막(104) 전면에 하프(HARP=high aspect ratio process) 산화막(112)을 매립한다. 이때, 하프 산화막(112) 대신에 HDP(High Density Plasma) 산화막도 가능하다.
여기서, 하프(HARP) 산화막은 증착률을 다른 산화막에 비해 느리게 하여 높은 종횡비를 갖는 트렌치에 매립이 잘되는 특성을 가지기 때문에 소자분리막 형성시 주로 매립용 산화막으로 사용되고 있으며, 본 발명에서도 좋은 갭필 특성을 나타내고 SOD 절연막(108)보다 치밀한 물질 특성을 갖기 때문에 하프(HARP) 산화막을 사용하는 것이 바람직하다. 또한, LP(low pressure) 질화막은 절연성과 배리어 특성이 우수한 물질로서 쇼트(short) 현상방지에 유용하기 때문에 본 발명에 사용하는 것이 바람직하다.
도 2e 를 참조하면, 화학기계적 평탄화 공정(CMP)을 실시하여 반도체 기판(100)이 노출될 때까지 연마하면 상부의 패드 산화막(104)이 제거되고, SOD 절연막(108a) 상부의 리세스 구조에 증착된 LP 라이너 질화막(110a)과 상기 LP 라이너 질화막(110a)을 측벽으로 하는 하프(HARP) 산화막(112a)이 형성된다. 이 때, 상기 하프(HARP) 산화막(112a)이 5000Å 정도의 두께가 되도록 연마하는 것이 바람직하다. 즉, 종래의 기술과 비교하면 물질특성이 약한 SOD 절연막(108) 상부에 랜딩 플러그 콘택 노드와 게이트가 단락(short)되지 않도록 보호하는 LP 라이너 질화막(110a)을 증착하고, SOD 절연막(108a)에 비해 물질특성이 치밀하고 갭필 특성이 좋은 산화막을 매립한 것을 특징이라고 할 수 있다.
도 2f 를 참조하면, 반도체 기판의 활성영역에 게이트를 형성하고 비트라인 콘택을 위한 랜딩플러그 콘택을 형성한 단면을 나타낸다.
이 때 SOD 절연막(108a) 상부에 증착된 LP 라이너 질화막(110a)이 게이트와 랜딩플러그 콘택간의 단락을 방지하는 배리어의 역할을 함으로써 필드 산화막 영역의 LPC SAC Fail(Landing plug contact self alignment contact fail) 현상을 줄일 수 있다.
도 3a 및 도 3b는 본 발명의 제 2 실시 예에 따른 반도체 소자의 제조 방법을 도시한 단면도들로서, 상기 제 1 실시 예를 따라 도 2a 내지 도 2d 까지는 동일하게 공정을 진행한 후, 도 3a 및 도 3b와 같이 순차적으로 진행한다.
도 3a를 참조하면, LP 라이너 질화막(110)이 노출될 때까지 화학기계적 평탄화 공정(CMP)을 실시하여 상기 하프 산화막(112)을 연마하면, SOD 절연막(108a) 상부의 리세스 구조에 증착된 LP 라이너 질화막(110a)과 상기 LP 라이너 질화막(110a)을 측벽으로 하는 하프(HARP) 산화막(112a)이 형성된다. 이때, 상기 하프(HARP) 산화막(112a)이 5000Å 정도의 두께가 되도록 연마하는 것이 바람직하다.
도 3b를 참조하면, 활성 영역(100)이 노출될 때까지 패드 질화막(104), 패드 산화막(102) 및 상기 하프 산화막(112a)을 제거하여 소자분리막 상에 LP 라이너 질화막(110a)이 증착된 구조를 형성한다. 여기서, 패드 질화막(104) 제거 시 LP 라이너 질화막(110a)은 실리콘 성분이 더 많이 포함되어 있기 때문에 패드 질화막(104)만을 선택적으로 제거할 수 있다. 즉, 제 1 실시 예를 따라 도 2a 내지 도 2d 까지는 동일하게 공정을 진행한 후, 도 2e에서 활성 영역(100)이 노출될 때까지 식각하지 않고 LP 라이너 질화막(110a)이 노출될 때까지 상기 하프 산화막(112a)을 식각 한다.
여기서, 후속 공정으로 리세스 게이트 형성을 위한 식각 공정 시, 소자분리막 상에 LP 라이너 질화막(110a)이 증착되어 있기 때문에 상기 소자분리막의 손실(Loss)을 방지할 수 있다.
전술한 바와 같이, 본 발명은 디램 셀을 형성하는 트랜지스터에 관한 것으로, 소자분리막의 자기정렬 콘택 페일(LPC SAC FAIL)을 방지하기 위하여 반도체 기판에 리세스 할 때, EFH(effective Field Height) 타겟을 조절하여 식각한 후, SOD 물질을 증착하고 평탄화하여 라이너 질화막을 라디칼 산화시킨 후 습식 클리닝 공정으로 제거하고 상부에 LP(low pressure) 라이너 질화막을 형성하여 후속 랜딩플러그 콘택 시에 발생할 수 있는 쇼트 페일(Short fail)을 방지하는 장점을 가진다.
아울러 본 발명의 바람직한 실시예는 예시의 목적을 위한 것으로, 당업자라면 첨부된 특허청구범위의 기술적 사상과 범위를 통해 다양한 수정, 변경, 대체 및 부가가 가능할 것이며, 이러한 수정 변경 등은 이하의 특허청구범위에 속하는 것으로 보아야 할 것이다.
도 1a 내지 1f 는 종래 소자분리막을 형성하는 공정 단면도.
도 2a 내지 2f 는 본 발명의 제 1 실시예에 따른 반도체 소자의 제조 방법을 도시한 단면도들.
도 3a 및 도 3b는 본 발명의 제 2 실시예에 따른 반도체 소자의 제조 방법을 도시한 단면도들.
Claims (10)
- 활성 영역 및 소자분리 영역을 갖는 반도체 기판상에 상기 소자분리 영역을 노출시키는 마스크를 형성하는 단계;상기 마스크에 의해 노출된 소자분리 영역을 식각하여 트렌치를 형성하는 단계;상기 트렌치 내에 소자분리막을 형성하고 상부를 리세스하는 단계;상기 리세스 공정 후 리세스 구조의 측벽을 산화하고 습식 세정하는 단계;상기 리세스 구조 전면에 질화막을 증착하는 단계;전체 전면에 산화막을 매립하는 단계; 및상부를 질화막이 노출될 때까지 연마하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법.
- 제 1 항에 있어서,상기 소자분리막을 형성하는 단계는상기 트렌치에 패드 산화막, 패드 질화막, 라이너 질화막을 순차 증착하는 단계; 및전면에 SOD 절연막을 매립하고 상부를 평탄화 공정으로 연마하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법.
- 제 1 항에 있어서,상기 질화막이 노출될 때까지 연마하는 단계 후, 상기 활성 영역이 노출될 때까지 패드 질화막, 패드 산화막 및 상기 산화막을 제거하는 단계를 포함하는 반도체 소자의 제조 방법.
- 제 3 항에 있어서,상기 활성 영역이 노출될 때까지 패드 질화막, 패드 산화막 및 상기 산화막을 제거하는 단계 후, 상기 질화막을 제거하는 단계를 더 포함하는 반도체 소자의 제조 방법.
- 제 1 항에 있어서,상기 리세스 하는 단계는상기 SOD 절연막 상부를 식각하고 상기 리세스 구조 측면과 활성 영역 상부의 라이너 산화막을 제거하는 것을 포함하는 반도체 소자의 제조 방법.
- 제 1 항에 있어서,상기 리세스 하는 단계는상기 소자 분리막의 EFH(effective Field Height) 타겟을 조절하여 식각하는 것을 특징으로 하는 반도체 소자의 제조 방법.
- 제 1 항에 있어서,상기 산화 공정은 라디칼(Radical) 방식으로 산화하는 것을 특징으로 하는 반도체 소자의 제조 방법.
- 제 1 항에 있어서,상기 질화막은 저압 라이너 질화막(low pressure liner nitride)을 사용하는 것을 특징으로 하는 반도체 소자의 제조 방법.
- 제 1 항에 있어서,상기 질화막은 패드 질화막보다 실리콘이 더 많이 포함되어 있는 것을 특징으로 하는 반도체 소자의 제조 방법.
- 제 1 항에 있어서,상기 산화막은 HARP(High Aspect Ratio Process) 또는 HDP(High Density Plasma) 산화막을 사용하는 것을 특징으로 하는 반도체 소자의 제조 방법.
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR20090030346 | 2009-04-08 | ||
| KR1020090030346 | 2009-04-08 |
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|---|---|---|---|
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| Country | Link |
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Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US8604468B1 (en) | 2012-05-29 | 2013-12-10 | Samsung Display Co., Ltd. | Organic light-emitting display apparatus and method of manufacturing the same |
-
2009
- 2009-07-30 KR KR1020090070248A patent/KR20100112062A/ko not_active Application Discontinuation
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|---|---|---|---|---|
| US8604468B1 (en) | 2012-05-29 | 2013-12-10 | Samsung Display Co., Ltd. | Organic light-emitting display apparatus and method of manufacturing the same |
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