KR20070001553A - 반도체 소자의 소자분리막 형성방법 - Google Patents

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Abstract

본 발명은 소자와 소자간의 길이를 늘여 누설전류를 방지하기 위한 반도체 소자의 소자분리막 형성방법을 제공하기 위한 것으로, 본 발명의 소자분리막 형성방법은 반도체 기판에 소자분리영역이 오픈된 패드층을 형성하는 단계, 상기 오픈된 반도체 기판을 식각하여 트렌치를 형성하는 단계, 상기 트렌치에 제1 절연막을 매립하는 단계, 상기 제1 절연막의 일부분이 오픈된 마스크패턴을 형성하는 단계, 상기 마스크패턴을 이용하여 노출된 상기 제1 절연막을 식각 하고 드러난 상기 반도체 기판을 식각하여 리세스를 형성하는 단계, 상기 리세스에 제2 절연막을 매립하는 단계를 포함하고, 본 발명은 수율 향상과 소자분리막 자체의 신뢰성을 확보하고, 소자 특성을 향상 시킬 수 있는 효과가 있다.
소자분리막, 트렌치, 리세스, 폴리실리콘

Description

반도체 소자의 소자분리막 형성방법{METHOD FOR FORMING ISOLATION LAYER OF SEMICONDUCTOR DEVICE}
도 1a 내지 도 1c는 종래기술에 따른 소자분리막 형성방법을 설명하기 위한 공정단면도.
도 2a 내지 도 2f는 본발명의 바람직한 실시예에 따른 반도체 소자의 소자분리막 형성방법을 설명하기 위한 공정단면도.
*도면의 주요부분에 대한 부호의 설명
31 : 반도체 기판 32 : 패드층
33 : 트렌치 34 : 제1 절연막
35 : 하드마스크 36 : 리세스
37 : 제2 절연막 38 : 소자분리막
본 발명은 반도체 제조 기술에 관한 것으로, 특히 반도체 소자의 소자분리막형성방법에 관한 것이다.
반도체 소자의 소형화, 고집적화에 따라, 패턴의 미세화와 패턴 치수의 고정밀화에 대한 요구가 점차 높아지고 있다. 이러한 요구는 소자 영역에 형성되는 패턴은 물론 상대적으로 넓은 영역을 차지하는 소자분리막에도 적용된다.
소자분리막은 로코스(local oxidation of silicon:LOCOS)공정에 의해 형성된다. 로코스 공정에 의해 형성되는 소자분리막은, 그 가장자리 부분에서 새부리 형상의 버즈빅(bird's beak)이 생성되기 때문에, 소자분리막의 면적을 증대시키는 단점이 있다. 따라서, 로코스 공정을 대신해서 트렌치 소자 분리(shallow trench isolastion:STI)공정을 이용한 소자분리막 형성방법이 제안되었다.
이하, STI공정을 이용한 종래기술에 따른 반도체 소자 형성방법을 설명하기로 한다.
도 1a에 도시된 바와 같이, 반도체 기판(21)상에 패드산화막(22a) 및 패드질화막(22b)을 차례로 증착하여 패드층(22)을 형성하고, 상기 패드산화막 및 패드질화막을 패터닝하여 소자분리 영역에 해당하는 기판 부분을 노출시킨다.
이어서, 도 1b와 같이, 상기 노출된 기판의 필드 영역을 소정 깊이 식각하여 트렌치(23)를 형성한다.
도 1c와 같이, 상기 트렌치(23)를 완전 매립하도록 기판 결과물 상에 매립산화막(24)을 증착하고, 상기 패드질화막이 노출 되도록 상기 매립 산화막을 화학적 기계 연마(Chemical Mechanical Polishing:CMP)한 후 패드질화막(22b)을 제거하고 세정하여 소자분리막을 완성한다.
그러나 이러한 종래의 소자분리방법은 반도체의 고집적화에 따라 소자와 소자 간의 거리를 확보하기 힘들어짐에 따라 소자분리막의 크기를 확보하기 힘들어져 소자간에 누설전류가 발생할 수 있다. 이 누설전류로 인하여 소자 제조 초기 단계부터 소자 자체 구성이 힘들어지게 되며, 이를 방지하기 위한 이온주입공정을 약하게 한다면 소자 동작에 있어서 문제 소지가 될 수 있다.
본 발명은 상기한 종래기술의 문제점을 해결하기 위해 제안된 것으로, 고집적 반도체장치에서 소자와 소자간의 길이를 늘여 누설전류를 방지하기 위한 반도체 소자의 소자분리막 형성방법을 제공하는데 목적이 있다.
상기 목적을 달성하기 위한 본 발명의 소자분리막 형성방법은 반도체 기판에 소자분리영역이 오픈된 패드층을 형성하는 단계, 상기 오픈된 반도체 기판을 식각하여 트렌치를 형성하는 단계, 상기 트렌치에 제1 절연막을 매립하는 단계, 상기 제1 절연막의 일부분이 오픈된 마스크패턴을 형성하는 단계, 상기 마스크패턴을 이용하여 노출된 상기 제1 절연막을 식각 하고 드러난 상기 반도체 기판을 식각하여 리세스를 형성하는 단계, 상기 리세스에 제2 절연막을 매립하는 단계를 포함하는 것을 특징으로 한다.
이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부된 도면을 참조하여 설명하기로 한다.
도 2a 내지 도 2f는 본 발명의 바람직한 실시예에 따른 소자분리막 형성방법을 설명하기 위한 공정 단면도이다.
도 2a를 참조하면, 반도체 기판(31)상에 패드산화막(32a)과 패드질화막(32b)를 차례로 증착하고 마스크 및 식각공정으로, 소자분리영역이 오픈된 패드층(32)를 형성한다.
이어서 도 2b를 참조하면, 상기 오픈된 반도체 기판을 식각하여 트렌치(33)를 형성한다. 이때, 상기 트렌치(33)를 형성하기 위한 반도체 기판 식각에는 Cl2 10~50 sccm와 HBr 60~80 sccm가스를 사용한다.
도 2c를 참조하면, 상기 트렌치를 포함한 반도체 기판에 제1 절연막(34)을 증착하고 화학적기계연마(Chemical Mechanical Polishing : CMP)를 실시하여 평탄화한다. 이때, 트렌치를 매립하는 제1 절연막은 산화막을 사용할 수 있다.
도 2d를 참조하면, 상기 제1 절연막을 포함한 반도체 기판위에 폴리실리콘(35a)과 포토레지스트(35b)를 차례로 증착하고 패터닝하여, 상기 제1 절연막의 일부분이 오픈된 마스크패턴을 형성한다.
도 2e를 참조하면, 상기 마스크패턴을 이용하여 노출된 상기 제1 절연막을 식각하고 드러난 상기 반도체 기판을 식각하여 리세스(36)을 형성한다. 이때, 상기 제1 절연막의 식각에는 C4F6 30~60 sccm, CF4 10~20 sccm, O2 20~30 sccm을 조합하여 상기 폴리실리콘막에 대한 선택비를 갖도록 한다.
이어서, 상기 리세스는 폴리에치백(Poly Etch Back)공정을 이용하여 상기 하드마스크의 폴리실리콘막과 노출된 반도체 기판을 함께 식각한다. 이때, 식각에는 Cl2 10~50 sccm와 HBr 60~80 sccm가스를 이용하고, 가스의 혼합비를 조절하여 리세스의 크기를 조절한다.
도 2f를 참조하면, 상기 리세스(36)에 제2 절연막(27)을 매립하여, 소자분리막(38)을 형성한다. 이때, 제2 절연막은 산화막을 사용할 수 있다.
상술한 바와 같이, 제1 절연막과 제2 절연막으로 이루어진 소자분리막은 소자와 소자간의 길이를 늘려 소자간의 누설전류를 방지 할 수 있다.
또한, 상기한 본 실시예는 소자분리막(Isolation Layer)뿐 아니라, 리세스게이트(Recess Gate)와 같은 구조에서도 소자와 소자간의 거리를 늘리는데 사용할 수있다.
본 발명의 기술 사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.
상술한 본 발명에 의한 소자분리막 형성방법은 수율 향상과 소자분리막 자체의 신뢰성을 확보하고, 소자 특성을 향상 시킬 수 있는 효과가 있다.

Claims (5)

  1. 반도체 기판에 소자분리영역이 오픈된 패드층을 형성하는 단계;
    상기 오픈된 반도체 기판을 식각하여 트렌치를 형성하는 단계;
    상기 트렌치에 제1 절연막을 매립하는 단계;
    상기 제1 절연막의 일부분이 오픈된 마스크패턴을 형성하는 단계;
    상기 마스크패턴을 이용하여 노출된 상기 제1 절연막을 식각 하고 드러난 상기 반도체 기판을 식각하여 리세스를 형성하는 단계; 및
    상기 리세스에 제2 절연막을 매립하는 단계
    를 포함하는 반도체 소자의 소자분리막 형성방법.
  2. 제 1항에 있어서,
    상기 제1 및 제2 절연막은 각각 산화막을 사용하는 것을 특징으로 하는 반도체 소자의 소자분리막 형성방법.
  3. 제 1항에 있어서,
    상기 트렌치 형성을 위해 상기 반도체 기판의 식각시 Cl2 10~50 sccm와 HBr 60~80 sccm 가스를 사용하는 반도체 소자의 소자분리막 형성방법.
  4. 제 1항 내지 제 3항 중 어느 한 항에 있어서,
    상기 마스크패턴으로 폴리실리콘막을 사용하는 것을 특징으로 하는 반도체 소자의 소자분리막 형성방법.
  5. 제 2항에 있어서,
    상기 제1 절연막의 식각시 C4F6 30~60 sccm, CF4 10~20 sccm, O2 20~30 sccm을 조합하여 상기 폴리실리콘막에 대한 선택비를 갖도록 한 반도체 소자의 소자분리막 형성방법.
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* Cited by examiner, † Cited by third party
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