KR101095066B1 - 반도체 소자의 제조 방법 - Google Patents

반도체 소자의 제조 방법 Download PDF

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Abstract

본 발명은 셀(Cell) 영역의 패드 산화막을 제거하기 위하여 패드 산화막에 탄소화(Carbonization) 공정을 실시하여 패드 산화막을 제거함으로써 활성 영역의 가장자리에 패드 산화막의 일부가 남아서 후속 공정에서 발생하는 정션(junction) 리키지 현상을 방지할 수 있는 반도체 소자의 제조 방법을 제공한다.

Description

반도체 소자의 제조 방법{Method for Manufacturing Semiconductor Device}
본 발명은 반도체 소자의 제조 방법에 관한 것으로, 특히 랜딩 플러그 폴리(Landing Plug Poly) 구조를 갖는 반도체 소자의 패드 산화막을 효율적으로 제거할 수 있는 반도체 소자의 제조 방법에 관련된 기술이다.
반도체 소자의 고속화 및 고집적화가 급속하게 진행되고 있고, 이에 수반하여 패턴의 미세화 및 패턴 치수의 고정밀화에 대한 요구가 높아지고 있다. 이는 액티브 영역에 형성되는 패턴뿐 아니라 상대적으로 넓은 영역을 차지하는 소자분리막에도 해당된다.
여기서, 기존의 소자분리막 형성방법으로는 로코스(LOCOS) 공정을 이용하였으나, 상단 코너부에 새부리 형상의 버즈빅(bird's beak)이 발생하기 때문에 액티브 영역의 크기를 감소시키는 단점을 가지고 있어 한계점이 드러나게 되었다. 따라서 현재 대부분의 반도체 소자는 액티브 영역의 크기를 확보하여 고집적 소자의 구현을 가능하게 하는 STI(Shallow Trench Isolation) 공정을 이용하여 소자분리막을 형성하고 있다.
이하에서는, STI 공정을 이용한 반도체 소자의 소자분리막 형성 방법을 간략하게 설명하도록 한다.
반도체 기판상에 하드마스크막 패턴을 형성한 후, 상기 하드마스크막 패턴을 식각 마스크로 이용해서 반도체 기판 부분을 식각하여, 트랜치를 형성한다. 상기 트랜치의 표면상에 측벽 산화막을 형성하고, 그리고 나서, 상기 측벽 산화막이 형성된 반도체 기판상에 상기 트랜치를 매립하도록 절연막을 형성한다.
그런 다음, 상기 절연막을 상기 하드마스크막 패턴이 노출될 때까지 CMP(Chemical Mechanical Polishing)을 한 후, 상기 하드마스크막 패턴을 제거하여 상기 반도체 기판의 트랜치 내에 활성 영역을 정의하는 소자분리막을 형성한다.
하지만, 반도체 소자의 집적도가 증가되면서 STI(Shallow Trench Isolation) 공정에서 소자분리막의 폭이 더욱 감소하고 있다. 이러한 문제는 플레시 메모리(flash memory) 소자에 있어서도 예외가 아니다. 예컨대, 현재로서는 플래시 메모리 소자의 제조 공정에서 기존과 같이 HDP막으로 소자분리막을 형성하는 데에는 매립 특성에 한계가 발생하게 된다.
따라서 소자분리막의 매립특성을 향상시키기 위해 화학기상증착(CVD)방식으로 고밀도 플라즈마(HDP)를 사용한 산화막 대신 스핀 코팅(spin coating) 방식으로 증착되는 SOD(Spin on dielectric) 물질을 이용하여 트랜치를 매립하는 기술이 제안되었다.
도 1a 내지 도 1f는 종래 기술에 따른 반도체 소자의 제조 방법을 도시한 단면도들로서, (ⅰ)은 셀(Cell) 영역을 도시한 것이고, (ⅱ)는 주변회로 영역을 도시한 것이다.
도 1a를 참조하면, 반도체 기판 상(100)에 패드 산화막(110) 및 패드 폴리실리콘층(120)을 순차적으로 형성한다.
다음에는, 패드 폴리실리콘층(120) 상에 감광막을 도포한 후, 소자 분리 영역을 정의하는 마스크를 이용한 노광 및 현상 공정으로 감광막 패턴(미도시)을 형성한다. 이어서, 감광막 패턴을 식각 마스크로 패드 폴리실리콘층(120), 패드 산화막(110) 및 반도체 기판(100)을 식각하여 소자 분리 영역(미도시)을 형성한다.
그리고, 측벽 산화(Wall Oxidation)를 실시하여 소자 분리 영역의 바닥 및 측벽에 측벽 산화막(미도시)을 형성한다.
다음으로, 측벽 산화막이 형성된 소자 분리 영역을 포함한 전면에 라이너 질화막(130) 및 라이너 산화막(140)을 차례로 형성한다. 이때, 라이너 질화막(130)은 반도체 기판(100)이 받는 스트레스를 완화시켜 리프레시(refresh) 특성을 개선하기 위한 것이며, 라이너 산화막(140)은 후속 절연막(HDP막 또는 SOD막) 증착 시 라이너 질화막(130)이 산화 및 식각되는 현상을 방지하기 위한 것이다.
이후, 소자 분리 영역에 절연막을 매립한 후, 패드 폴리실리콘층(120)이 노출될 때까지 화학적 기계적 연마(Chemical Mechanical Polishing)와 같은 방법으로 평탄화 식각하여 활성 영역(150)을 정의하는 소자 분리막(160)을 형성한다.
도 1b 및 도 1c를 참조하면, 패드 폴리실리콘층(120) 및 소자분리막(160) 상에 감광막(170)을 형성한 후, 셀(Cell) 영역을 노출시키는 마스크를 이용한 노광 및 현상 공정으로 감광막 패턴(175)을 형성한다.
도 1d를 참조하면, 감광막 패턴을 식각마스크로 셀 영역의 패드 폴리실리콘층(120)을 제거한다.
도 1e를 참조하면, 페리 영역의 감광막 패턴(175)을 제거한 후, 셀 영역의 패드 산화막(110)을 제거한다.
도 1f의 (ⅰ)를 참조하면, 노출된 활성 영역(150) 및 소자분리막(160) 상에 랜딩 플러그 폴리실리콘층(180)을 형성한다.
도 1f의 (ⅱ)를 참조하면, 노출된 패드 폴리실리콘층(120) 및 소자분리막(160) 상에 랜딩 플러그 폴리실리콘층(180)을 형성한다.
여기서, 반도체 소자의 고집적화에 따라 패드 산화막(110)을 제거하는데 어려움이 있다. 즉, 패드 산화막(110)을 제거하기 위하여 가스(gas)를 주입해야하나, 노출된 활성 영역(150)이 좁아서 패드 산화막(110)의 제거가 어려우며, 다른 식각 공정을 이용하여 패드 산화막(110)을 제거하는 방법 또한 노출된 활성 영역(150)의 가장자리 또는 외곽에 산화막(Oxide)이 일부가 남아있어서 후속 공정 중 이온 주입 시 정션(junction) 리키지(leakage) 등이 발생하는 문제점이 있다.
전술한 종래의 문제점을 해결하기 위하여, 본 발명은 셀(Cell) 영역의 패드 산화막을 제거하기 위하여 패드 산화막에 탄소화(Carbonization) 공정을 실시하여 패드 산화막을 제거함으로써 활성 영역의 가장자리에 패드 산화막의 일부가 남아서 후속 공정에서 발생하는 정션(junction) 리키지 현상을 방지할 수 있는 반도체 소자의 제조 방법을 제공한다.
본 발명은 셀 영역 및 페리 영역이 구비된 반도체 기판상에 패드 산화막 및 패드 폴리실리콘층을 순차적으로 형성하는 단계, 상기 패드 폴리실리콘층, 상기 패드 산화막 및 상기 반도체 기판을 식각하여 활성 영역을 정의하는 소자분리막을 형성하는 단계, 상기 셀 영역을 노출하는 마스크를 이용하여 상기 패드 산화막이 노출될 때까지 상기 패드 폴리실리콘층을 제거하는 단계 및 상기 셀 영역의 상기 패드 산화막에 탄소화(Carbonization) 공정을 실시하여 상기 패드 산화막을 제거하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법을 제공한다.
바람직하게는, 상기 소자분리막을 형성하는 단계는 소자분리 마스크를 식각 마스크로 상기 패드 산화막, 상기 패드 폴리실리콘층 및 상기 반도체 기판을 식각하여 소자 분리 영역을 형성하는 단계 및 상기 소자 분리 영역에 라이너 질화막, 라이너 산화막 및 절연막을 매립한 후, 상기 패드 폴리실리콘층이 노출될 때까지 평탄화 식각하는 단계를 더 포함하는 것을 특징으로 한다.
바람직하게는, 상기 탄소화(Carbonization) 공정을 실시하여 상기 패드 산화막을 제거하는 단계는 상기 패드 산화막에 탄소(C)를 주입시켜 이산화탄소(CO2)를 형성하는 단계 및 상기 이산화탄소(CO2)를 제거하는 단계를 포함하는 것을 특징으로 한다.
바람직하게는, 상기 패드 산화막에 플라즈마(Plasma)를 이용하여 탄소(C)를 주입시키는 것을 특징으로 한다.
바람직하게는, 상기 패드 폴리실리콘층을 형성한 후, 식각 정지막을 형성하는 단계를 더 포함하는 것을 특징으로 한다.
바람직하게는, 상기 식각 정지막은 질화막(Nitride)을 포함하는 것을 특징으로 한다.
바람직하게는, 상기 패드 산화막을 제거하는 단계 후, 노출된 상기 활성 영역, 상기 소자분리막 및 상기 패드 폴리실리콘층 상에 폴리실리콘층을 증착하는 단계를 더 포함하는 것을 특징으로 한다.
본 발명은 셀(Cell) 영역의 패드 산화막을 제거하기 위하여 패드 산화막에 탄소화(Carbonization) 공정을 실시하여 패드 산화막을 제거함으로써 활성 영역의 가장자리에 패드 산화막의 일부가 남아서 후속 공정에서 발생하는 정션(junction) 리키지 현상을 방지할 수 있는 장점을 가진다.
도 1a 내지 도 1f는 종래 기술에 따른 반도체 소자의 제조 방법을 도시한 단면도들.
도 2a 내지 도 2g는 본 발명에 따른 반도체 소자의 제조 방법을 도시한 단면도들.
이하, 첨부한 도면을 참조하여 본 발명의 실시 예에 상세히 설명하고자 한다.
도 2a 내지 도 2g는 본 발명에 따른 반도체 소자의 제조 방법을 도시한 단면도들로서, (ⅰ)은 셀(Cell) 영역을 도시한 것이고, (ⅱ)는 주변회로 영역을 도시한 것이다.
도 2a를 참조하면, 반도체 기판상(200)에 패드 산화막(210) 및 패드 폴리실리콘층(220)을 순차적으로 형성한다.
다음에는, 패드 폴리실리콘층(220) 상에 감광막을 도포한 후, 소자 분리 영역을 정의하는 마스크를 이용한 노광 및 현상 공정으로 감광막 패턴(미도시)을 형성한다. 이어서, 감광막 패턴을 식각 마스크로 패드 폴리실리콘층(220), 패드 산화막(210) 및 반도체 기판(200)을 식각하여 소자 분리 영역(미도시)을 형성한다.
그리고, 측벽 산화(Wall Oxidation)를 실시하여 소자 분리 영역의 바닥 및 측벽에 측벽 산화막(미도시)을 형성한다. 다음으로, 측벽 산화막이 형성된 소자 분리 영역을 포함한 전면에 라이너 질화막(230, Liner Nitride) 및 라이너 산화막(240, Liner Oxide)을 차례로 형성한다. 이때, 라이너 질화막(230)은 반도체 기판(200)이 받는 스트레스를 완화시켜 리프레시(refresh) 특성을 개선하기 위한 것이며, 라이너 산화막(240)은 후속 절연막(HDP막 또는 SOD막) 증착 시 라이너 질화막(130)이 산화 및 식각되는 현상을 방지하기 위한 것이다.
이후, 소자 분리 영역에 절연막을 매립한 후, 패드 폴리실리콘층(220)이 노출될 때까지 화학적 기계적 연마(Chemical Mechanical Polishing)와 같은 방법으로 평탄화 식각하여 활성 영역(250)을 정의하는 소자 분리막(260)을 형성한다.
도 2b 및 도 2c를 참조하면, 패드 폴리실리콘층(220) 및 소자분리막(260) 상에 감광막(270)을 형성한 후, 셀(Cell) 영역을 노출시키는 마스크를 이용한 노광 및 현상 공정으로 감광막 패턴(275)을 형성한다.
도 2d를 참조하면, 감광막 패턴(275)을 식각 마스크로 셀 영역의 패드 폴리실리콘층(220)을 제거한다.
도 2e 및 도 2f를 참조하면, 셀 영역의 패드 폴리실리콘층(220)을 제거한 후, 플라즈마(plasma)를 이용한 탄소화(Carbonization) 공정을 실시하여 셀 영역의 패드 산화막(210)을 제거한다.
여기서, 탄소화 공정이란, 탄소(Carbon)와 산소(Oxide)를 반응시키고 이산화탄소(CO2)를 발생시켜 남아 있는 패드 산화막(210)을 제거하는 공정이다. 본 발명에서의 탄소(C)가 실리콘(Si)에 비하여 산소와 반응성이 더 좋은 특성을 이용하되, 플라즈마(Plasma)를 이용하여 탄소(C)를 패드 산화막(210)에 주입하여 이산화탄소(CO2)를 생성하고, 생성된 이산화탄소는 가스(gas)를 이용하여 쉽게 제거할 수 있다. 이때, 반응시키고자 하는 탄소(C)의 양을 조절하여 활성 영역(250) 상에 남는 탄소(C)의 양을 최소화하며, 최소화된 탄소(C)는 감광막을 제거하는 방법과 같은 플라즈마 스트립 공정을 이용하여 제거할 수 있다. 이러한 활성 영역(250) 상에 패드 산화막(210) 및 탄소(C)를 제거함으로써 셀 영역에 형성되는 정션(junction) 리키지(leakage)를 개선할 수 있는 장점이 있다.
이후, 페리 영역의 감광막 패턴(275)을 제거한다.
도 2g의 (ⅰ)를 참조하면, 노출된 활성 영역(250) 및 소자분리막(260) 상에 랜딩 플러그 폴리실리콘층(290)을 형성한다.
도 2g의 (ⅱ)를 참조하면, 노출된 패드 폴리실리콘층(220) 및 소자분리막(260) 상에 랜딩 플러그 폴리실리콘층(290)을 형성한다.
전술한 바와 같이, 본 발명은 셀(Cell) 영역의 패드 산화막을 제거하기 위하여 패드 산화막에 탄소화(Carbonization) 공정을 실시하여 패드 산화막을 제거함으로써 활성 영역의 가장자리에 패드 산화막의 일부가 남아서 후속 공정에서 발생하는 정션(junction) 리키지 현상을 방지할 수 있는 장점을 가진다.
아울러 본 발명의 바람직한 실시 예는 예시의 목적을 위한 것으로, 당업자라면 첨부된 특허청구범위의 기술적 사상과 범위를 통해 다양한 수정, 변경, 대체 및 부가가 가능할 것이며, 이러한 수정 변경 등은 이하의 특허청구범위에 속하는 것으로 보아야 할 것이다.

Claims (7)

  1. 셀 영역 및 페리 영역이 구비된 반도체 기판상에 패드 산화막 및 패드 폴리실리콘층을 순차적으로 형성하는 단계;
    상기 패드 폴리실리콘층, 상기 패드 산화막 및 상기 반도체 기판을 식각하여 활성 영역을 정의하는 소자분리막을 형성하는 단계;
    상기 셀 영역을 노출하는 마스크를 이용하여 상기 패드 산화막이 노출될 때까지 상기 패드 폴리실리콘층을 제거하는 단계; 및
    상기 셀 영역의 상기 패드 산화막에 탄소화(Carbonization) 공정을 실시하여 상기 패드 산화막을 제거하는 단계;
    를 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법.
  2. 청구항 2은(는) 설정등록료 납부시 포기되었습니다.
    제 1 항에 있어서,
    상기 소자분리막을 형성하는 단계는
    소자분리 마스크를 식각 마스크로 상기 패드 산화막, 상기 패드 폴리실리콘층 및 상기 반도체 기판을 식각하여 소자 분리 영역을 형성하는 단계; 및
    상기 소자 분리 영역에 라이너 질화막, 라이너 산화막 및 절연막을 매립한 후, 상기 패드 폴리실리콘층이 노출될 때까지 평탄화 식각하는 단계를 더 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법.
  3. 청구항 3은(는) 설정등록료 납부시 포기되었습니다.
    제 1 항에 있어서,
    상기 탄소화(Carbonization) 공정을 실시하여 상기 패드 산화막을 제거하는 단계는
    상기 패드 산화막에 탄소(C)를 주입시켜 이산화탄소(CO2)를 형성하는 단계; 및
    상기 이산화탄소(CO2)를 제거하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법.
  4. 청구항 4은(는) 설정등록료 납부시 포기되었습니다.
    제 3 항에 있어서,
    상기 패드 산화막에 플라즈마(Plasma)를 이용하여 탄소(C)를 주입시키는 것을 특징으로 하는 반도체 소자의 제조 방법.
  5. 청구항 5은(는) 설정등록료 납부시 포기되었습니다.
    제 1 항에 있어서,
    상기 패드 폴리실리콘층을 형성한 후, 식각 정지막을 형성하는 단계를 더 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법.
  6. 청구항 6은(는) 설정등록료 납부시 포기되었습니다.
    제 5 항에 있어서,
    상기 식각 정지막은 질화막(Nitride)을 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법.
  7. 청구항 7은(는) 설정등록료 납부시 포기되었습니다.
    제 1 항에 있어서,
    상기 패드 산화막을 제거하는 단계 후,
    노출된 상기 활성 영역, 상기 소자분리막 및 상기 패드 폴리실리콘층 상에 폴리실리콘층을 증착하는 단계를 더 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법.
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