KR20120042045A - 반도체 소자의 제조 방법 - Google Patents

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Abstract

본 발명은 셀 영역과 주변회로 영역의 패턴 밀도에 따라 식각되는 양의 차이로 인하여 발생하는 불량을 방지하기 위하여 트렌치 식각 시, 비정질 탄소층을 식각 배리어막으로 이용하여 제 1 트렌치를 형성하고, 하드마스크층을 식각 배리어막으로 이용하여 제 2 트렌치를 형성함으로써 셀 영역과 주변회로영역의 패턴 밀도에 따라 식각이 불균일하게 발생되는 현상을 방지하는 반도체 소자의 제조 방법을 제공한다. 본 발명에 따른 반도체 소자의 제조 방법은 반도체 기판상에 하드마스크 패턴 및 비정질 탄소층 패턴을 형성하는 단계, 상기 하드마스크 패턴을 식각 배리어막으로 이용하여 상기 반도체 기판을 식각하여 제 1 트렌치를 형성하는 단계, 상기 비정질 탄소층 패턴을 제거하는 단계 및 상기 하드마스크 패턴을 식각 배리어막으로 이용하여 상기 제 1 트렌치의 하부를 식각하여 제 2 트렌치를 형성하는 단계를 포함한다.

Description

반도체 소자의 제조 방법{Method for fabricating semiconductor device}
본 발명은 반도체 소자의 트랜지스터 제조 방법에 관한 것으로, 반도체 소자 간의 분리(isolation) 기술에 관한 것이다.
반도체 소자의 고속화 및 고집적화가 급속하게 진행되고 있고, 이에 수반하여 패턴의 미세화 및 패턴 치수의 고정밀화에 대한 요구가 높아지고 있다. 이는 액티브 영역에 형성되는 패턴뿐 아니라 상대적으로 넓은 영역을 차지하는 소자분리막에도 해당된다.
여기서, 기존의 소자분리막 형성방법으로는 로코스(LOCOS) 공정을 이용하였으나, 상단 코너부에 새부리 형상의 버즈빅(bird's beak)이 발생하기 때문에 액티브 영역의 크기를 감소시키는 단점을 가지고 있어 한계점이 드러나게 되었다. 따라서 현재 대부분의 반도체 소자는 액티브 영역의 크기를 확보하여 고집적 소자의 구현을 가능하게 하는 STI(Shallow Trench Isolation) 공정을 이용하여 소자분리막을 형성하고 있다.
이하에서는, STI 공정을 이용한 반도체 소자의 소자분리막 형성 방법을 간략하게 설명하도록 한다.
반도체 기판상에 하드마스크막 패턴을 형성한 후, 하드마스크막 패턴을 식각 마스크로 이용해서 반도체 기판 부분을 식각하여, 트렌치를 형성한다. 트렌치의 표면상에 측벽 산화막을 형성하고, 그리고 나서, 측벽 산화막이 형성된 반도체 기판상에 트렌치를 매립하도록 절연막을 형성한다.
다음에, 절연막을 하드마스크막 패턴이 노출될 때까지 CMP(Chemical Mechanical Polishing)을 한 후, 하드마스크막 패턴을 제거하여 반도체 기판의 트렌치 내에 활성 영역을 정의하는 소자분리막을 형성한다.
하지만, 반도체 소자의 집적도가 증가되면서 STI(Shallow Trench Isolation) 공정에서 소자분리막의 폭이 더욱 감소하고 있다. 이러한 문제는 플레시 메모리(flash memory) 소자에 있어서도 예외가 아니다. 예컨대, 현재로서는 플래시 메모리 소자의 제조 공정에서 기존과 같이 HDP막으로 소자분리막을 형성하는데에는 매립 특성에 한계가 발생하게 된다.
따라서 소자분리막의 매립 특성을 향상시키기 위해 화학기상증착(CVD)방식으로 고밀도 플라즈마(HDP)를 사용한 산화막(Oxide) 대신 스핀 코팅(spin coating) 방식으로 증착되는 SOD(Spin on dielectric) 물질을 이용하여 트렌치를 매립하는 기술이 제안되었다. 여기서, 소자분리막 형성을 위해 증착되는 라이너 질화막과 SOD 물질간의 스트레스가 발생하는 현상을 방지하기 위하여 두 물질 사이에 측벽 산화막(oxide)을 증착한다. 이때, 셀 영역과 주변회로영역에 측벽 산화막을 증착하되, 콘택 저항을 확보할 수 있고, 콘택과 활성 영역 간의 오버랩 면적을 늘리는 효과를 갖기 위하여 셀 영역의 측벽 산화막의 두께는 얇게 형성하는 것이 바람직하다.
전술한 바와 같이, 셀 영역과 주변회로영역의 패턴의 밀도 차이 및 크기 차이가 있기 때문에 반도체 기판 식각 공정 시 셀 영역과 주변회로 영역의 식각되는 정도가 달라진다. 이러한 패턴의 밀도 차이에 따른 반도체 기판의 식각되는 정도를 조절하기 어렵고, 반도체 소자의 패턴이 넓은 영역과 좁은 영역 간의 식각률이 달라짐으로써 과도 식각 또는 식각이 되지 않는 불량이 발생하는 문제점이 있다.
전술한 종래의 문제점을 해결하기 위하여, 본 발명은 셀 영역과 주변회로 영역의 패턴 밀도에 따라 식각되는 양의 차이로 인하여 발생하는 불량을 방지하기 위하여 트렌치 식각 시, 비정질 탄소층을 식각 배리어막으로 이용하여 제 1 트렌치를 형성하고, 하드마스크층을 식각 배리어막으로 이용하여 제 2 트렌치를 형성함으로써 셀 영역과 주변회로영역의 패턴 밀도에 따라 식각이 불균일하게 발생되는 현상을 방지하는 반도체 소자의 제조 방법을 제공한다.
본 발명은 반도체 기판상에 하드마스크 패턴 및 비정질 탄소층 패턴을 형성하는 단계, 상기 하드마스크 패턴을 식각 배리어막으로 이용하여 상기 반도체 기판을 식각하여 제 1 트렌치를 형성하는 단계, 상기 비정질 탄소층 패턴을 제거하는 단계 및 상기 하드마스크 패턴을 식각 배리어막으로 이용하여 상기 제 1 트렌치의 하부를 식각하여 제 2 트렌치를 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법을 제공한다.
바람직하게는, 상기 하드마스크 패턴은 질화막(Nitride) 또는 산화막(Oxide)을 포함하는 것을 특징으로 한다.
바람직하게는, 상기 반도체 기판상에 하드마스크 패턴 및 비정질 탄소층 패턴을 형성하는 단계는 상기 반도체 기판상에 하드마스크층 및 비정질 탄소층을 순차적으로 형성하는 단계 및 미세 패턴 마스크를 이용하여 상기 반도체 기판이 노출될 때까지 상기 비정질 탄소층 및 상기 하드마스크층을 식각하는 단계를 포함하는 것을 특징으로 한다.
바람직하게는, 상기 비정질 탄소층을 형성하는 단계 후, 상기 비정질 탄소층 상에 실리콘산화질화막(SION)을 형성하는 단계를 더 포함하는 것을 특징으로 한다.
바람직하게는, 상기 비정질 탄소층 패턴을 제거하는 단계는 산소(O2) 또는 질소(N2)의 가스와 함께 플라즈마를 이용하여 제거하는 것을 특징으로 한다.
바람직하게는, 상기 제 1 트렌치를 형성하는 단계는 Cl2 또는 HBr 등과 같은 가스(gas)를 주 식각 가스로 이용하고, N2 및 NF3 가스 등을 부식각 가스로 이용하여 파워를 인가하여 반응로(챔버) 내에 플라즈마(plasma)를 생성시키는 방법을 이용하는 것을 특징으로 한다.
바람직하게는, 상기 반응로(챔버) 내에는 10mT ~ 30mT의 압력을 유지하고, 소스(source) 파워는 1000W ~ 2500W를 유지하며, 바이어스(bias) 파워는 100V ~ 500V를 유지하는 것을 특징으로 한다.
바람직하게는, 상기 제 2 트렌치를 형성하는 단계는 Cl2 또는 HBr 등과 같은 가스(gas)를 주 식각 가스로 이용하고, N2 가스를 부식각 가스로 이용하여 파워를 인가하여 반응로(챔버) 내에 플라즈마(plasma)를 생성시키는 방법을 이용하는 것을 특징으로 한다.
바람직하게는, 상기 반응로(챔버) 내에는 2mT ~ 20mT의 압력을 유지하고, 소스(source) 파워는 500W ~ 1500W를 유지하며, 바이어스(bias) 파워는 100V ~ 500V를 유지하는 것을 특징으로 한다.
본 발명은 셀 영역과 주변회로 영역의 패턴 밀도에 따라 식각되는 양의 차이로 인하여 발생하는 불량을 방지하기 위하여 트렌치 식각 시, 비정질 탄소층을 식각 배리어막으로 이용하여 제 1 트렌치를 형성하고, 하드마스크층을 식각 배리어막으로 이용하여 제 2 트렌치를 형성함으로써 셀 영역과 주변회로영역의 패턴 밀도에 따라 식각이 불균일하게 발생되는 현상을 방지하는 장점을 가진다.
도 1a 내지 도 1e는 본 발명에 따른 반도체 소자의 제조 방법을 도시한 단면도들.
이하, 첨부한 도면을 참조하여 본 발명의 실시 예에 대해 상세히 설명하고자 한다.
도 1a 내지 도 1e는 본 발명에 따른 반도체 소자의 제조 방법을 도시한 단면도들이다.
도 1a 를 참조하면, 반도체 기판(100) 상에 하드마스크층(110), 비정질탄소층(120, Amorphous Carbon), 실리콘산화질화막(130, SION)을 순차적으로 형성한다. 여기서, 하드마스크층(110)은 질화막(Nitride) 또는 산화막(Oxide)으로 형성하는 것이 바람직하다. 이후, 실리콘산화질화막(130) 상부에 감광막(미도시)을 형성한 다음에 미세 패턴 마스크를 이용한 노광 및 현상 공정으로 감광막 패턴(140)을 형성한다.
도 1b를 참조하면, 감광막 패턴(140)을 식각 마스크로 반도체 기판(100)이 노출될 때까지 실리콘산화질화막(130), 비정질탄소층(120) 및 하드마스크층(110)을 식각하여 실리콘산화질화막 패턴(미도시), 비정질탄소층 패턴(125) 및 하드마스크 패턴(115)을 형성한다. 이후, 실리콘산화질화막 패턴을 제거한다.
도 1c를 참조하면, 비정질탄소층 패턴(125) 및 하드마스크 패턴(115)을 식각 배리어(etch barrier)막으로 이용하여 노출된 반도체 기판(100)을 식각하여 제 1 트렌치(130)를 형성한다.
여기서, 제 1 트렌치(130) 형성 시, Cl2 또는 HBr 등과 같은 가스(gas)를 주 식각 가스로 이용하고, N2 및 NF3 가스 등을 부식각 가스로 이용하며 저압에서 파워를 인가하여 반응로(챔버) 내에 플라즈마(plasma)를 생성시키는 방법을 이용하는 것이 바람직하다. 이때, 반응로(챔버) 내에는 10mT ~ 30mT의 압력을 유지하는 것이 바람직하고, 소스(source) 파워는 1000W ~ 2500W 사이를 유지하는 것이 바람직하며, 바이어스(bias) 파워는 100V ~ 500V 사이를 유지하는 것이 바람직하다. 또한, N2 및 NF3 가스 등을 부식각 가스로 이용하여 셀 영역 및 주변회로영역의 패턴 밀도가 넓거나 좁은 영역에 식각되는 정도를 조절하는 것이 바람직하다.
도 1d를 참조하면, 제 1 트렌치(130)를 형성한 후, 하드마스크 패턴(115)이 노출될 때까지 비정질탄소층 패턴(115)을 산소(O2) 또는 질소(N2)의 가스와 함께 플라즈마를 이용하여 스트립(strip)한다.
도 1e를 참조하면, 하드마스크 패턴(115)을 식각 배리어(etch barrier)막으로 이용하여 노출된 반도체 기판(100)을 식각하여 제 2 트렌치(140)를 형성한다.
여기서, 제 2 트렌치(130) 형성 시, Cl2 또는 HBr 등과 같은 가스(gas)를 주 식각 가스로 이용하고, N2 가스 등을 부식각 가스로 이용하여 저압에서 파워를 인가하여 반응로(챔버) 내에 플라즈마(plasma)를 생성시키는 방법을 이용하는 것이 바람직하다. 이때, 반응로(챔버) 내에는 2mT ~ 20mT 사이의 압력을 유지하는 것이 바람직하고, 소스(source) 파워는 500W ~ 1500W 사이를 유지하는 것이 바람직하며, 바이어스(bias) 파워는 100V ~ 500V 사이를 유지하는 것이 바람직하다.
전술한 바와 같이, 본 발명은 셀 영역과 주변회로 영역의 패턴 밀도에 따라 식각되는 양의 차이로 인하여 발생하는 불량을 방지하기 위하여 트렌치 식각 시, 비정질 탄소층을 식각 배리어막으로 이용하여 제 1 트렌치를 형성하고, 하드마스크층을 식각 배리어막으로 이용하여 제 2 트렌치를 형성함으로써 셀 영역과 주변회로영역의 패턴 밀도에 따라 식각이 불균일하게 발생되는 현상을 방지하는 장점을 가진다.
아울러 본 발명의 바람직한 실시예는 예시의 목적을 위한 것으로, 당업자라면 첨부된 특허청구범위의 기술적 사상과 범위를 통해 다양한 수정, 변경, 대체 및 부가가 가능할 것이며, 이러한 수정 변경 등은 이하의 특허청구범위에 속하는 것으로 보아야 할 것이다.

Claims (9)

  1. 반도체 기판상에 하드마스크 패턴 및 비정질 탄소층 패턴을 형성하는 단계;
    상기 하드마스크 패턴을 식각 배리어막으로 이용하여 상기 반도체 기판을 식각하여 제 1 트렌치를 형성하는 단계;
    상기 비정질 탄소층 패턴을 제거하는 단계; 및
    상기 하드마스크 패턴을 식각 배리어막으로 이용하여 상기 제 1 트렌치의 하부를 식각하여 제 2 트렌치를 형성하는 단계
    를 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법.
  2. 제 1 항에 있어서,
    상기 하드마스크 패턴은 질화막(Nitride) 또는 산화막(Oxide)을 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법.
  3. 제 1 항에 있어서,
    상기 반도체 기판상에 하드마스크 패턴 및 비정질 탄소층 패턴을 형성하는 단계는
    상기 반도체 기판상에 하드마스크층 및 비정질 탄소층을 순차적으로 형성하는 단계; 및
    미세 패턴 마스크를 이용하여 상기 반도체 기판이 노출될 때까지 상기 비정질 탄소층 및 상기 하드마스크층을 식각하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법.
  4. 제 3 항에 있어서,
    상기 비정질 탄소층을 형성하는 단계 후, 상기 비정질 탄소층 상에 실리콘산화질화막(SION)을 형성하는 단계를 더 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법.
  5. 제 1 항에 있어서,
    상기 비정질 탄소층 패턴을 제거하는 단계는 산소(O2) 또는 질소(N2)의 가스와 함께 플라즈마를 이용하여 제거하는 것을 특징으로 하는 반도체 소자의 제조 방법.
  6. 제 1 항에 있어서,
    상기 제 1 트렌치를 형성하는 단계는 Cl2 또는 HBr 등과 같은 가스(gas)를 주 식각 가스로 이용하고, N2 및 NF3 가스 등을 부식각 가스로 이용하여 파워를 인가하여 반응로(챔버) 내에 플라즈마를 생성시키는 방법을 이용하는 것을 특징으로 하는 반도체 소자의 제조 방법.
  7. 제 6 항에 있어서,
    상기 반응로(챔버) 내에는 10mT ~ 30mT의 압력을 유지하고, 소스(source) 파워는 1000W ~ 2500W를 유지하며, 바이어스(bias) 파워는 100V ~ 500V를 유지하는 것을 특징으로 하는 반도체 소자의 제조 방법.
  8. 제 1 항에 있어서,
    상기 제 2 트렌치를 형성하는 단계는 Cl2 또는 HBr 등과 같은 가스(gas)를 주 식각 가스로 이용하고, N2 가스를 부식각 가스로 이용하여 파워를 인가하여 반응로(챔버) 내에 플라즈마를 생성시키는 방법을 이용하는 것을 특징으로 하는 반도체 소자의 제조 방법.
  9. 제 8 항에 있어서,
    상기 반응로(챔버) 내에는 2mT ~ 20mT의 압력을 유지하고, 소스(source) 파워는 500W ~ 1500W를 유지하며, 바이어스(bias) 파워는 100V ~ 500V를 유지하는 것을 특징으로 하는 반도체 소자의 제조 방법.
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* Cited by examiner, † Cited by third party
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