KR20120090544A - 반도체 소자 및 그 제조 방법 - Google Patents
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Abstract
본 발명은 HEIP(Hot Electron Induced Punch through)를 개선하기 위하여 트렌치를 형성하고, 트렌치의 표면에 제 1 절연막 및 폴리실리콘막을 형성하고, 폴리실리콘막 상에 제 2 절연막을 형성한 다음에 상기 트렌치에 SOD 물질을 갭필한 후, 활성영역이 노출될 때까지 SOD 물질을 평탄화 식각하고 노출된 폴리실리콘막에 열처리 공정을 실시하여 산화된 절연막 패턴을 형성함으로써 종래의 라이너 질화막에 비해 트랩(trap)되는 전자의 양을 줄이고 소자분리영역에 SOD 물질 매립 후, SOD 갭필 마진을 개선함으로써 HEIP 특성을 개선할 수 있는 반도체 소자의 제조 방법을 제공한다.
Description
본 발명은 반도체 소자 및 그 제조 방법에 관한 것으로, 특히 HEIP(Hot Electron Induced Punch through)를 개선할 수 있는 반도체 소자 및 그 제조 방법에 관련된 기술이다.
반도체 소자의 고속화 및 고집적화가 급속하게 진행되고 있고, 이에 수반하여 패턴의 미세화 및 패턴 치수의 고정밀화에 대한 요구가 높아지고 있다. 이는 액티브 영역에 형성되는 패턴뿐 아니라 상대적으로 넓은 영역을 차지하는 소자분리막에도 해당된다.
여기서, 기존의 소자분리막 형성방법으로는 로코스(LOCOS) 공정을 이용하였으나, 상단 코너부에 새부리 형상의 버즈빅(bird's beak)이 발생하기 때문에 액티브 영역의 크기를 감소시키는 단점을 가지고 있어 한계점이 드러나게 되었다. 따라서 현재 대부분의 반도체 소자는 액티브 영역의 크기를 확보하여 고집적 소자의 구현을 가능하게 하는 STI(Shallow Trench Isolation) 공정을 이용하여 소자분리막을 형성하고 있다.
이하에서는, STI 공정을 이용한 반도체 소자의 소자분리막 형성 방법을 간략하게 설명하도록 한다.
반도체 기판상에 하드마스크막 패턴을 형성한 후, 상기 하드마스크막 패턴을 식각 마스크로 이용해서 반도체 기판 부분을 식각하여, 트랜치를 형성한다. 상기 트랜치의 표면상에 측벽 산화막을 형성하고, 그리고 나서, 상기 측벽 산화막이 형성된 반도체 기판상에 상기 트랜치를 매립하도록 절연막을 형성한다.
그런 다음, 상기 절연막을 상기 하드마스크막 패턴이 노출될 때까지 CMP(Chemical Mechanical Polishing)을 한 후, 상기 하드마스크막 패턴을 제거하여 상기 반도체 기판의 트랜치 내에 활성 영역을 정의하는 소자분리막을 형성한다.
하지만, 반도체 소자의 집적도가 증가되면서 STI(Shallow Trench Isolation) 공정에서 소자분리막의 폭이 더욱 감소하고 있다. 이러한 문제는 플레시 메모리(flash memory) 소자에 있어서도 예외가 아니다. 예컨대, 현재로서는 플래시 메모리 소자의 제조 공정에서 기존과 같이 HDP(High Density Plasma)막으로 소자분리막을 형성하는 데에는 매립 특성에 한계가 발생하게 된다.
따라서 소자분리막의 매립특성을 향상시키기 위해 화학기상증착(CVD)방식으로 고밀도 플라즈마(HDP)를 사용한 산화막 대신 스핀 코팅(spin coating) 방식으로 증착되는 SOD(Spin on dielectric) 물질을 이용하여 트랜치를 매립하는 기술이 제안되었다.
여기서, 종래의 STI 갭필 구조는 STI 트렌치 식각 후, 스텝 커버리지가 좋고 막질이 좋은 측벽 산화막(wall oxide)을 형성하고 후속 공정에서 SOD막 증착 후, 활성영역의 손실을 방지하기 위하여 질화막(Nitride)을 측벽 산화막 상부에 형성한다. 그리고, 소자분리영역에 SOD막을 증착하고 어닐링 시 질화막의 손실을 방지하기 위하여 라이너 산화막(Liner Oxide)을 증착한다. 이러한 형성 과정에서 핫 캐리어 효과에 의하여 발생하는 전자가 트렌치 내에 측벽 산화막 및 질화막에 트랩된다. 특히, 질화막은 트랩 밀도가 높기 때문에 전자의 트랩 되는 양이 매우 크다. 이렇게 전자가 트랩됨에 따라 활성영역의 문턱 전압이 낮아지고 펀치가 발생하는 HEIP(Hot Electron Induced Punch through) 불량이 지속적으로 발생한다.
전술한 종래의 문제점을 해결하기 위하여, 본 발명은 HEIP(Hot Electron Induced Punch through)를 개선하기 위하여 트렌치를 형성하고, 트렌치의 표면에 제 1 절연막 및 폴리실리콘막을 형성하고, 폴리실리콘막 상에 제 2 절연막을 형성한 다음에 상기 트렌치에 SOD 물질을 갭필한 후, 활성영역이 노출될 때까지 SOD 물질을 평탄화 식각하고 노출된 폴리실리콘막에 열처리 공정을 실시하여 산화된 절연막 패턴을 형성함으로써 종래의 라이너 질화막에 비해 트랩(trap)되는 전자의 양을 줄이고 소자분리영역에 SOD 물질 매립 후, SOD 갭필 마진을 개선함으로써 HEIP 특성을 개선할 수 있는 반도체 소자 및 그 제조 방법을 제공한다.
본 발명은 반도체 기판에 활성영역을 정의하는 트렌치를 형성하는 단계, 상기 트렌치 내에 제 1 절연막을 형성하는 단계, 상기 제 1 절연막의 상부에 폴리실리콘막을 형성하는 단계, 상기 폴리실리콘막의 상부에 제 2 절연막을 형성하는 단계, 상기 트렌치 및 상기 제 2 절연막 상부에 갭필 물질을 매립하는 단계, 상기 활성영역이 노출될 때까지 상기 갭필 물질을 평탄화 식각하는 단계 및 노출된 상기 폴리실리콘막의 일부를 산화시켜 절연막 패턴을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법을 제공한다.
바람직하게는, 상기 갭필 물질은 SOD(Silicon On Dielectric) 물질을 포함하는 것을 특징으로 한다.
바람직하게는, 상기 제 1 절연막은 산화(oxidation) 공정을 실시하여 형성하는 것을 특징으로 한다.
바람직하게는, 상기 제 2 절연막은 산화(oxidation) 공정 또는 산화막을 증착하는 공정을 포함하는 것을 특징으로 한다.
바람직하게는, 상기 갭필 물질을 매립하는 단계 이후, 상기 갭필 물질을 열처리(annealing) 하는 단계를 더 포함하는 것을 특징으로 한다.
바람직하게는, 상기 제 2 절연막은 상기 제 1 절연막보다 스텝 커버리지(Step Coverage)가 더 큰 물질을 포함하는 것을 특징으로 한다.
바람직하게는, 상기 절연막 패턴은 노출된 상기 활성 영역으로부터 20Å ~ 40Å 두께로 형성되는 것을 특징으로 한다.
아울러, 본 발명은 반도체 기판에 활성영역을 정의하는 트렌치, 상기 트렌치 내에 구비된 제 1 절연막, 상기 제 1 절연막의 상부에 구비된 폴리실리콘막, 상기 폴리실리콘막의 상부에 구비된 제 2 절연막, 상기 트렌치 및 상기 제 2 절연막 상부에 구비된 갭필 물질 및 노출된 상기 폴리실리콘막의 일부가 산화되어 구비된 절연막 패턴을 포함하는 것을 특징으로 하는 반도체 소자를 제공한다.
바람직하게는, 상기 갭필 물질은 SOD(Silicon On Dielectric) 물질을 포함하는 것을 특징으로 한다.
바람직하게는, 상기 제 1 및 제 2 절연막은 산화막(Oxide)을 포함하는 것을 특징으로 한다.
바람직하게는, 상기 제 2 절연막은 상기 제 1 절연막보다 스텝 커버리지(Step Coverage)가 더 큰 물질을 포함하는 것을 특징으로 한다.
바람직하게는, 상기 절연막 패턴은 노출된 상기 활성영역으로부터 20Å ~ 40Å 두께로 형성되는 것을 특징으로 한다.
본 발명은 HEIP(Hot Electron Induced Punch through)를 개선하기 위하여 트렌치를 형성하고, 트렌치의 표면에 제 1 절연막 및 폴리실리콘막을 형성하고, 폴리실리콘막 상에 제 2 절연막을 형성한 다음에 상기 트렌치에 SOD 물질을 갭필한 후, 활성영역이 노출될 때까지 SOD 물질을 평탄화 식각하고 노출된 폴리실리콘막에 열처리 공정을 실시하여 산화된 절연막 패턴을 형성함으로써 종래의 라이너 질화막에 비해 트랩(trap)되는 전자의 양을 줄이고 소자분리영역에 SOD 물질 매립 후, SOD 갭필 마진을 개선함으로써 HEIP 특성을 개선할 수 있는 장점을 가진다.
도 1a 내지 도 1g는 본 발명에 따른 반도체 소자 및 그 제조 방법을 도시한 단면도들.
이하, 첨부한 도면을 참조하여 본 발명의 실시 예에 상세히 설명하고자 한다.
도 1a 내지 도 1g는 본 발명에 따른 반도체 소자 및 그 제조 방법을 도시한 단면도들이다.
도 1a를 참조하면, 반도체 기판에 활성 영역(100)을 정의하는 트렌치(110, trench)를 형성한다.
도 1b를 참조하면, 트렌치(110) 내에 제 1 절연막(120)을 형성한다. 이때, 제 1 절연막(120)은 측벽 산화막(wall oxide)으로, 산화(Oxidation) 공정 또는 산화막을 증착하여 형성할 수 있다. 이 측벽 산화막은 50Å ~ 70Å 두께로 형성되는 것이 바람직하다.
도 1c를 참조하면, 제 1 절연막(120) 상부에 폴리실리콘막(130)을 형성한다. 여기서, 종래의 라이너 질화막(Liner Nitride) 대신하여 폴리실리콘막(130)을 형성하고 후속 열 공정으로 폴리실리콘막(130)의 상부가 산화되어 전자의 트랩되는 정도가 낮은 산화막이 형성된다. 이 결과, 트랩되는 전자의 양을 감소시키고 산화되지 않은 폴리실리콘막(130)의 측벽 및 하부는 후속 공정에서 SOD막의 열처리 공정 시 SOD막을 통해 유입되는 산화막으로 인하여 활성영역이 산화되거나 손실되는 불량을 방지한다. 이러한 제 1 절연막(120)의 상부에 폴리실리콘막(130)을 형성한 다음에 폴리실리콘막(130)에 산화(oxidation) 과정을 실시하지 않기 때문에 공정의 단순화, 측벽 산화막 두께의 증가 및 후속 공정에서 갭필 물질(SOD막)의 갭필 마진을 증가시킬 수 있는 장점을 갖는다.
도 1d를 참조하면, 폴리실리콘막(130) 상부에 제 2 절연막(140)을 형성한다. 이때, 제 2 절연막(140)은 제 1 절연막(120) 보다 스텝 커버리지가 더 높은 것이 바람직하다. 여기서, 제 2 절연막(140)을 형성하는 공정은 산화(oxidation) 공정 또는 산화막을 증착하는 공정을 포함하는 것이 바람직하다.
도 1e를 참조하면, 트렌치(110) 및 상기 제 2 절연막(140) 상부에 갭필(150, gap fill) 물질을 증착한다. 이때, 갭필 물질(150)은 SOD(Silicon On Dielectric) 물질을 포함하는 것이 바람직하다. 이후, 갭필 물질(150)에 대한 열처리(annealing) 공정을 실시한다.
도 1f를 참조하면, 활성영역(100)이 노출될 때까지 갭필 물질(150)을 화학적 기계적 연마(Chemical Mechanical Polishing)와 같은 방법으로 평탄화 식각한다. 이후, 갭필 물질(150)에 대한 열처리(Annealing) 공정을 추가로 실시할 수 있다.
도 1g를 참조하면, 노출된 폴리실리콘막(130)을 산화시켜 절연막 패턴(160)을 형성한다. 여기서, 절연막 패턴(160)은 노출된 활성영역(100)의 표면으로부터 20Å ~ 40Å 깊이로 형성되는 것이 바람직하다.
전술한 바와 같이, 본 발명은 HEIP(Hot Electron Induced Punch through)를 개선하기 위하여 트렌치를 형성하고, 트렌치의 표면에 제 1 절연막 및 폴리실리콘막을 형성하고, 폴리실리콘막 상에 제 2 절연막을 형성한 다음에 상기 트렌치에 SOD 물질을 갭필한 후, 활성영역이 노출될 때까지 SOD 물질을 평탄화 식각하고 노출된 폴리실리콘막에 열처리 공정을 실시하여 산화된 절연막 패턴을 형성함으로써 종래의 라이너 질화막에 비해 트랩(trap)되는 전자의 양을 줄이고 소자분리영역에 SOD 물질 매립 후, SOD 갭필 마진을 개선함으로써 HEIP 특성을 개선할 수 있는 장점을 가진다.
아울러 본 발명의 바람직한 실시 예는 예시의 목적을 위한 것으로, 당업자라면 첨부된 특허청구범위의 기술적 사상과 범위를 통해 다양한 수정, 변경, 대체 및 부가가 가능할 것이며, 이러한 수정 변경 등은 이하의 특허청구범위에 속하는 것으로 보아야 할 것이다.
Claims (12)
- 반도체 기판에 활성영역을 정의하는 트렌치를 형성하는 단계;
상기 트렌치 내에 제 1 절연막을 형성하는 단계;
상기 제 1 절연막의 상부에 폴리실리콘막을 형성하는 단계;
상기 폴리실리콘막의 상부에 제 2 절연막을 형성하는 단계;
상기 트렌치 및 상기 제 2 절연막 상부에 갭필 물질을 매립하는 단계;
상기 활성영역이 노출될 때까지 상기 갭필 물질을 평탄화 식각하는 단계; 및
노출된 상기 폴리실리콘막의 일부를 산화시켜 절연막 패턴을 형성하는 단계
를 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법. - 청구항 1에 있어서,
상기 갭필 물질은 SOD(Silicon On Dielectric) 물질을 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법. - 청구항 1에 있어서,
상기 제 1 절연막은 산화(oxidation) 공정을 실시하여 형성하는 것을 특징으로 하는 반도체 소자의 제조 방법. - 청구항 1에 있어서,
상기 제 2 절연막을 형성하는 단계는,
산화(oxidation) 공정 또는 산화막을 증착하는 공정을 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법. - 청구항 1에 있어서,
상기 갭필 물질을 매립하는 단계 이후, 상기 갭필 물질을 열처리(annealing) 하는 단계를 더 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법. - 청구항 1에 있어서,
상기 제 2 절연막은 상기 제 1 절연막보다 스텝 커버리지(Step Coverage)가 더 큰 물질을 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법. - 청구항 1에 있어서,
상기 절연막 패턴은 노출된 상기 활성 영역으로부터 20Å ~ 40Å 두께로 형성되는 것을 특징으로 하는 반도체 소자의 제조 방법. - 반도체 기판에 구비되어 활성영역을 정의하는 트렌치;
상기 트렌치 내에 구비된 제 1 절연막;
상기 제 1 절연막의 상부에 구비된 폴리실리콘막;
상기 폴리실리콘막의 상부에 구비된 제 2 절연막;
상기 트렌치 및 상기 제 2 절연막 상부에 구비된 갭필 물질; 및
노출된 상기 폴리실리콘막의 일부가 산화되어 구비된 절연막 패턴
를 포함하는 것을 특징으로 하는 반도체 소자. - 청구항 8에 있어서,
상기 갭필 물질은 SOD(Silicon On Dielectric) 물질을 포함하는 것을 특징으로 하는 반도체 소자. - 청구항 8에 있어서,
상기 제 1 및 제 2 절연막은 산화막(Oxide)을 포함하는 것을 특징으로 하는 반도체 소자. - 청구항 8에 있어서,
상기 제 2 절연막은 상기 제 1 절연막보다 스텝 커버리지(Step Coverage)가 더 큰 물질을 포함하는 것을 특징으로 하는 반도체 소자. - 청구항 8에 있어서,
상기 절연막 패턴은 노출된 상기 활성영역으로부터 20Å ~ 40Å 두께로 형성되는 것을 특징으로 하는 반도체 소자.
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A201 | Request for examination | ||
| PA0109 | Patent application |
Patent event code: PA01091R01D Comment text: Patent Application Patent event date: 20110208 |
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| PA0201 | Request for examination | ||
| E902 | Notification of reason for refusal | ||
| PE0902 | Notice of grounds for rejection |
Comment text: Notification of reason for refusal Patent event date: 20120530 Patent event code: PE09021S01D |
|
| PG1501 | Laying open of application | ||
| E601 | Decision to refuse application | ||
| PE0601 | Decision on rejection of patent |
Patent event date: 20121121 Comment text: Decision to Refuse Application Patent event code: PE06012S01D Patent event date: 20120530 Comment text: Notification of reason for refusal Patent event code: PE06011S01I |