KR20070063821A - 반도체 소자의 소자분리막 형성방법 - Google Patents

Abstract

본 발명은 STI(Shallow Trench Isolation) 공정을 이용한 소자분리막 형성시의 트렌치 매립 특성을 개선시키기 위한 반도체 소자의 소자분리막 형성방법을 개시한다. 개시된 본 발명의 방법은, 제1폭을 갖는 제1트렌치와 상기 제1폭 보다 큰 제2폭을 갖는 제2트렌치가 형성된 반도체기판을 제공하는 제1단계와, 상기 기판 전면 상에 제1트렌치는 매립하지만 제2트렌치는 매립하지 않는 두께로 제1절연막을 형성하는 제2단계와, 상기 제1절연막 상에 제2트렌치를 매립하도록 제2절연막을 형성하는 제3단계와, 상기 제2 및 제1절연막을 CMP하는 제4단계를 포함하며, 상기 제2단계와 제3단계 사이 또는 상기 제3단계와 제4단계 사이 중에서 적어도 어느 하나에서 상기 제1절연막 형성시 제1트렌치 내에 발생한 심(seam)이 제거되도록 기판 결과물을 어닐링하는 제5단계를 수행하는 것을 특징으로 한다.

Description

반도체 소자의 소자분리막 형성방법{Method for forming isolation layer of semiconductor device}

도 1은 액티브영역을 한정하는 트렌치가 형성된 반도체기판을 설명하기 위한 평면도.

도 2는 종래 기술의 문제점을 설명하기 위한 반도체 소자의 단면도.

도 3a 내지 도 3c는 종래 기술에 따른 반도체 소자의 소자분리막 형성방법 및 그 문제점을 설명하기 위한 공정별 단면도.

도 4는 종래 기술의 문제점을 보여주는 반도체 소자의 단면사진.

도 5a 내지 도 5d는 본 발명의 실시예에 따른 반도체 소자의 소자분리막 형성방법을 설명하기 위한 공정별 단면도.

도 6는 본 발명의 실시예에 따라 소자분리막을 형성시킨 반도체 소자의 단면사진.

* 도면의 주요 부분에 대한 부호의 설명 *

200 : 반도체기판 210 : 패드산화막

220 : 패드질화막 230 : HARP막

240 : HDP-CVD 산화막 ISO, ISO' : 소자분리막

T1, T2 : 트렌치 A : 액티브영역

본 발명은 반도체 소자의 소자분리막 형성방법에 관한 것으로, 보다 상세하게는, STI(Shallow Trench Isolation) 공정을 이용한 소자분리막 형성시의 트렌치 매립 특성을 개선시키기 위한 방법에 관한 것이다.

주지된 바와 같이, 최근의 반도체 소자는 소자들 간을 전기적으로 분리시키는 소자분리막을 STI 공정을 이용하여 형성하고 있다. 이것은 기존 로코스(LOCOS) 공정의 경우는 소자분리막의 상단 가장자리에 새부리 형상의 버즈-빅(bird's-beak)이 발생되는 것으로 인해 액티브영역의 크기를 감소시키게 되지만, 상기 STI 공정의 경우는 작은 폭으로의 소자분리막 형성이 가능하여 액티브영역의 크기를 확보할 수 있음으로 인해 고집적 소자를 구현할 수 있기 때문이다.

이하에서는 STI 공정을 이용한 종래의 소자분리막 형성방법을 간략하게 설명하도록 한다.

먼저, 반도체기판 상에 패드산화막과 패드질화막을 차례로 형성한 후, 상기 패드질화막과 패드산화막을 식각하여 기판의 소자분리 예정영역을 노출시킨다. 그런다음, 상기 식각된 패드질화막과 패드산화막의 적층막을 식각 마스크로 이용해서 노출된 기판 부분을 식각하여 트렌치를 형성한다.

다음으로, 트렌치를 매립하도록 기판 결과물 상에 매립절연막을 증착하고, 패드질화막이 노출될 때까지 상기 매립절연막을 화학적기계연마(Chemical Mechanical Polishing; 이하, CMP)한다.

그리고나서, 식각장벽으로 이용된 패드질화막을 인산용액을 이용한 습식식각방식으로 제거하고, 연이어, 불화수소 용액을 이용한 습식세정으로 패드산화막을 제거하여 트렌치형의 소자분리막을 형성한다.

그러나, 반도체 소자의 디자인 룰이 100nm급 이하로 감소되면서 트렌치의 에스펙트 비(aspect ratio)가 증가됨에 따라, 전술한 STI 공정을 이용한 종래의 소자분리막 형성방법은 트렌치 매립의 한계 문제에 직면하고 있다.

이하에서는, 도 1, 도 2 및 도 3a 내지 도 3c를 참조하여, 종래 기술의 문제점을 보다 구체적으로 설명하도록 한다.

먼저, 도 1을 참조하여, 액티브영역(A)을 한정하는 소자분리막을 형성하기 위해 소자분리막 예정 영역에 트렌치(T)를 형성시킨 반도체기판(1)의 평면도를 설명하도록 한다. 도 1에 도시된 지역은 반도체 기판의 셀지역(cell region)에 해당된다.

도 1을 참조하면, 액티브영역(A)은 서로 교차되는 영역에서 단축방향으로 최단 근접거리를 갖는다.(B영역)

그러므로, 도면의 B영역에서의 트렌치는 그 밖의 영역에 비해 상대적으로 좁은 폭을 가지며, 소자분리막 형성시 매립이 상대적으로 어렵다.

한편, 도면의 C영역은 도시되어 있는 셀지역에서 트렌치의 폭이 가장 큰 영역이다.

도 2를 참조하면, 종래의 HDP(High Density Plasma)-CVD 공정에 의한 산화막 으로 트렌치를 매립하는 경우, 100nm급 이하의 소자 제조시, 도 1의 B영역과 같은 폭이 좁은 트렌치(T1) 내에 보이드(void)가 발생되고, 이러한 보이드가 후속의 습식식각 공정에서 노출됨으로써 결과적으로는 소자의 전기적 페일(fail)을 초래할 수 있다. 미설명된 부호 T2는 상기 T1보다 큰 폭을 갖는, 예컨대, 도 1의 C영역에서의 트렌치를 가리킨다.

이에, 최근에는 상기 보이드의 발생을 억제하기 위해 종래의 HDP-CVD 공정에 의한 산화막 대신에 단차 피복성(step coverage)이 우수한 HARP(high aspect ratio process) 공정에 의한 산화막과 같은 물질을 매립절연막으로 적용하게 되었다.

상기 HARP 공정은 오존-TEOS막 형성 공정의 일종으로서, 일반적인 오존-TEOS막 형성 공정에 비하여 막의 증착 속도가 느리고 하부층에 대한 의존성이 거의 없기 때문에, 단차 피복성이 매우 우수하다. 그러므로, 상기 HARP 공정에 의한 산화막, 즉, HARP막을 매립절연막으로 적용하게 되면, 도 1의 B영역에 해당하는 좁은 지역의 트렌치를 보이드 없이 용이하게 매립할 수 있다.

그런데, 상기 HARP막을 매립절연막으로 적용하는 경우, 트렌치 측벽들로부터 증착되는 매립절연막이 맞닿는 경계 부분에 심(seam)이 유발되는데, 이러한 심(seam)은 통상 어닐링(annealing) 공정을 통해 제거할 수 있었다.

그러나, 반도체 소자의 고집적화에 따라 트렌치의 측벽 경사각이 88°이상으로 증가하게지면, 상기 HARP막 증착후 어닐링 공정을 수행하더라도, 도 1의 C영역에 해당하는 폭이 큰 트렌치 내부의 심(seam)은 제거되지 못하고 잔류된다.

이것는 도 1의 C영역에 해당하는 폭이 큰 트렌치에서는 B영역에 해당하는 폭 이 좁은 트렌치에서와 달리 상하좌우 네 방향으로부터 증착되는 매립절연막이 맞닿게 되므로, C영역에서 유발되는 심(seam)의 크기가 B영역에서 유발되는 심(seam)의 크기 보다 기본적으로 큰데, 고집적화에 따라 트렌치의 측벽 경사각이 커지게 되면, HARP막 증착시 유발되는 심(seam)의 크기가 더욱 커지게 되고 어닐링에 의한 심(seam) 제거가 어려워지기 때문이다.

이하에서는, 도 3a 내지 도 3c를 참조하여, HARP막을 매립절연막으로 적용하는 종래 기술에 따른 반도체 소자의 제조방법과 그 문제점을 설명하도록 한다.

도 3a를 참조하면, 반도체기판(100) 상에 소자분리 예정영역을 노출시키는 마스크패턴으로서 패드산화막(110)과 패드질화막(120)의 적층패턴을 형성한 후, 상기 적층패턴을 식각 마스크로 이용해서 노출된 기판(100) 부분을 식각하여 트렌치(T1, T2)를 형성한다. 이때, 도 1에서의 B영역에서와 같이 좁은 폭을 갖는 제1트렌치(T1)와 도 1에서의 C영역에서와 같이 큰 폭을 갖는 제2트렌치(T2)가 형성된다.

도 3b를 참조하면, 상기 제1 및 제2트렌치(T1, T2)를 매립하도록 기판 결과물 상에 단차 피복성이 우수한 HARP막(130)을 증착한다. 이때, 상기 제1 및 제2트렌치(T1, T2) 내부에는 앞서 설명한 바와 같이 심(seam)이 유발된다.

도 3c를 참조하면, 상기 HARP막(130) 증착시 트렌치 내에 유발된 심(seam)을 제거하기 위하여 기판 결과물을 어닐링한다. 그런 다음, 상기 패드질화막이 노출될 때까지 상기 HARP막(130)을 CMP하고, 이어서, 패드질화막과 패드산화막을 제거하여 트렌치형의 소자분리막(ISO)을 형성한다.

그러나, 이미 언급한 바와 같이, 고집적화에 따라 트렌치의 측벽 경사각도가 88°이상이 되는 경우, 도 3c에 도시된 바와 같이, 제2트렌치(T2) 내에 유발된 심(seam)은 어닐링을 수행하더라도 제거되지 못하고 잔류하게 된다.

도 4는 종래 기술에 따라 HARP막 재질의 소자분리막을 형성시킨 반도체 소자의 단면사진으로서, 도 3c에서의 폭이 작은 트렌치인 제1트렌치(T1) 내부에는 심(seam)이 제거되었지만, 폭이 큰 트렌치인 제2트렌치(T)의 내부에는 심(seam)이 잔류된 것을 확인할 수 있다.

이와 같이, 소자분리막 내부에 심(seam)이 잔류되면, 후속의 세정공정에서 심(seam)이 식각 분위기에 노출되어 더욱 확대되므로, 결과적으로는, 보이드와 유사한 문제가 발생하여 고집적 소자의 신뢰성 및 수율이 저하된다.

따라서, 본 발명은 상기와 같은 종래의 문제점을 해결하기 위해 안출된 것으로서, STI 공정에서 트렌치 매립시 보이드(void) 및 심(seam)으로 인한 소자의 특성 열화를 방지할 수 있는 반도체 소자의 소자분리막 형성방법을 제공함에 그 목적이 있다.

상기와 같은 목적을 달성하기 위한 본 발명의 반도체 소자의 소자분리막 형성방법은, 제1폭을 갖는 제1트렌치와 상기 제1폭 보다 큰 제2폭을 갖는 제2트렌치가 형성된 반도체기판을 제공하는 제1단계: 상기 기판 전면 상에 제1트렌치는 매립하지만 제2트렌치는 매립하지 않는 두께로 제1절연막을 형성하는 제2단계; 상기 제1절연막 상에 제2트렌치를 매립하도록 제2절연막을 형성하는 제3단계; 및 상기 제2 및 제1절연막을 CMP하는 제4단계;를 포함하며, 상기 제2단계와 제3단계 사이 또는 상기 제3단계와 제4단계 사이 중에서 적어도 어느 하나에서 상기 제1절연막 형성시 제1트렌치 내에 발생한 심(seam)이 제거되도록 기판 결과물을 어닐링하는 제5단계를 수행하는 것을 특징으로 한다.

여기서, 상기 제1절연막은 HARP막, MTO막 및 HTO막으로 구성된 그룹으로부터 선택되는 어느 하나의 막으로 형성한다.

상기 제1절연막은 200∼400Å의 두께로 형성한다.

상기 제2절연막은 HDP-CVD 공정에 의한 산화막으로 형성한다.

상기 HDP-CVD 공정에 의한 산화막은 증착 및 식각 과정을 포함한 제1증착단계와, 증착을 멈춘 상태에서 식각 과정만 진행하는 식각단계 및 증착 및 식각 과정을 포함한 제2증착단계를 순차 진행하는 방식으로 형성한다.

(실시예)

이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 상세하게 설명하도록 한다.

도 5a 내지 도 5d는 본 발명의 실시예에 따른 반도체 소자의 소자분리막 형성방법을 설명하기 위한 공정별 단면도이다.

도 5a를 참조하면, 종래 기술에서와 같은 방법으로, 반도체기판(200) 상에 소자분리 예정영역을 노출시키는 마스크패턴으로서 패드산화막(210)과 패드질화막(220)의 적층패턴을 형성한 후, 상기 적층패턴을 식각 마스크로 이용해서 노출된 기판(200) 부분을 식각하여 제1 및 제2트렌치(T1, T2)를 형성한다. 여기서, 상기 제1트렌치(T)는 도 1에서의 B영역에서와 같이 좁은 폭을 갖는 트렌치이며, 제2트렌치(T2)는 도 1에서의 C영역에서와 같이 큰 폭을 갖는 트렌치이다.

도 5b를 참조하면, 상기 기판 전면 상에 제1트렌치(T1)는 매립하지만 제2트렌치(T2)는 매립하지 않는 두께로 HARP막(230)을 형성한다. 본 발명의 실시예에서는 제1트렌치(T1)를 매립하는 단차 피복성이 우수한 막으로서 HARP막을 사용하였지만, 필요에 따라서는, HARP막 대신에 단차 피복성이 우수한 다른 막들, 예컨대, MTO(midium temperature oxide)막 또는 HTO(high temperature oxide)막을 사용할 수도 있다.

한편, 상기 제1매립절연막인 HARP막(230)의 형성 두께가 너무 두꺼우면, 이후 제2트렌치(T2)이 매립이 용이하지 않기 때문에 HARP막(230)의 형성 두께는 200∼400Å 정도로 제한하는 것이 바람직하다.

다음으로, 상기 HARP막(130) 형성시 제1트렌치(T1) 내에 발생한 심(seam)이 제거되도록, 그리고, HARP막(230)이 막질이 개선되도록 기판 결과물을 어닐링한다.

도 5c를 참조하면, 상기 HARP막(230) 상에 제2트렌치(T2)를 매립하도록 제2매립절연막으로서 HDP-CVD 산화막(240)을 형성한다.

여기서, 상기 HDP-CVD 산화막(240)은 그 매립특성이 개선되도록 증착 및 식각 과정을 포함한 제1증착단계와, 증착을 멈춘 상태에서 식각 과정만 진행하는 식각단계 및 증착 및 식각 과정을 포함한 제2증착단계를 순차 진행하는 방식으로 형성함이 바람직하다. 이때, 상기 식각단계는 공정의 용이성을 위해 HDP-CVD 공정을 수행하는 챔버 내에서 인-시튜(in-situ)로 수행함이 바람직하고, 경우에 따라서는, 습식 식각 공정 또는 별도의 에치-백(etch-back) 공정으로 수행할 수도 있다.

그리고나서, 상기 HDP-CVD 산화막(240)을 형성하는 단계 후, 막질 개선 및 심(seam) 제거 등을 목적으로 기판 결과물을 어닐링한다.

도 5d를 참조하면, 상기 패드질화막이 노출될 때까지 상기 HDP-CVD 산화막(240)과 HARP막(230)을 차례로 CMP하고, 이어서, 패드질화막과 패드산화막을 습식 식각하여 제거함으로써, 트렌치형의 소자분리막(ISO')을 형성한다.

이와 같이, 본 발명은 HARP막과 같은 단차 피복성이 우수한 막을 제1매립절연막으로 사용하여 도 1의 B영역에서와 같이 폭이 작은 제1트렌치를 매립하고, 그런 다음, HDP-CVD 산화막을 제2매립절연막으로 사용하여 도 1의 C영역에서와 같이 폭이 큰 제2트렌치를 매립한다.

종래 HDP-CVD 산화막을 단독으로 매립절연막으로 적용하는 경우에 도 2에 도시된 바와 같이 폭이 작은 제1트렌치(T1) 내에 보이드(void)가 발생하였고, 또한, 종래 HARP막을 단독으로 매립절연막으로 적용하는 경우에는 도 3c에 도시된 바와 같이 폭이 큰 제2트렌치(T2) 내에 심(seam)이 잔류되어 문제를 유발한다.

그러나, 본 발명의 방법을 따르면, 폭이 좁은 제1트렌치(T1)는 HARP막에 의해 매립되고 폭이 큰 제2트렌치(T2)는 HDP-CVD막에 의해 매립되므로, 도 5d에 도시된 바와 같은, 보이드(void)가 발생하거나 및 심(seam) 잔류되는 현상 없이 소자분리막(ISO')을 형성할 수 있다.

도 6은 본 발명의 실시예에 따라 소자분리막을 형성시킨 반도체 소자의 단면사진으로서, 도 1에서의 B영역에 해당하는 폭이 작은 트렌치인 제1트렌치(T1) 및 도 1에서의 C영역에 해당하는 폭이 큰 트렌치인 제2트렌치(T)의 내부에 보이드(void)가 유발되지 않았을 뿐 아니라 심(seam)이 잔류되지 않은 것을 확인할 수 있다.

이상, 여기에서는 본 발명을 특정 실시예에 관련하여 도시하고 설명하였지만, 본 발명이 그에 한정되는 것은 아니며, 이하의 특허청구의 범위는 본 발명의 정신과 분야를 이탈하지 않는 한도 내에서 본 발명이 다양하게 개조 및 변형될 수 있다는 것을 당업계에서 통상의 지식을 가진 자가 용이하게 알 수 있다.

이상에서와 같이, 본 발명은 반도체 소자의 소자분리막을 형성함에 있어서, 상대적으로 좁은 폭의 트렌치를 HARP막과 같은 단차 피복성이 우수한 막으로 매립한 후, 상대적으로 넓은 폭을 갖는 트렌치를 HDP-CVD 산화막으로 매립함으로써, 보이드(void)가 유발되거나 심(seam)이 잔류되는 현상을 방지할 수 있다. 이에 따라, 본 발명은 보이드(void)나 심(seam)으로 인한 소자의 특성 열화를 방지할 수 있어 소자의 신뢰성 및 특성을 향상시킬 수 있다.

특히, 본 발명은 HARP막과 같은 단차 피복성이 우수한 막을 단독으로 소자분리용 매립절연막으로 적용하는 종래 기술의 문제점이었던 고집적화에 따른 심(seam) 잔류 현상을 효과적으로 방지할 수 있는 바, 반도체 소자의 고집적화 추세에 적절히 대응할 수 있다는 잇점이 있다.

Claims (5)

1. 제1폭을 갖는 제1트렌치와 상기 제1폭 보다 큰 제2폭을 갖는 제2트렌치가 형성된 반도체기판을 제공하는 제1단계:

   상기 기판 전면 상에 제1트렌치는 매립하지만 제2트렌치는 매립하지 않는 두께로 제1절연막을 형성하는 제2단계;

   상기 제1절연막 상에 제2트렌치를 매립하도록 제2절연막을 형성하는 제3단계; 및

   상기 제2 및 제1절연막을 CMP하는 제4단계;를 포함하며,

   상기 제2단계와 제3단계 사이 또는 상기 제3단계와 제4단계 사이 중에서 적어도 어느 하나에서 상기 제1절연막 형성시 제1트렌치 내에 발생한 심(seam)이 제거되도록 기판 결과물을 어닐링하는 제5단계를 수행하는 것을 특징으로 하는 반도체 소자의 소자분리막 형성방법.
2. 제 1 항에 있어서, 상기 제1절연막은 HARP막, MTO막 및 HTO막으로 구성된 그룹으로부터 선택되는 어느 하나의 막으로 형성하는 것을 특징으로 하는 반도체 소자의 소자분리막 형성방법.
3. 제 1 항에 있어서, 상기 제1절연막은 200∼400Å의 두께로 형성하는 것을 특징으로 하는 반도체 소자의 소자분리막 형성방법.
4. 제 1 항에 있어서, 상기 제2절연막은 HDP-CVD 공정에 의한 산화막으로 형성하는 것을 특징으로 하는 반도체 소자의 소자분리막 형성방법.
5. 제 4 항에 있어서, 상기 HDP-CVD 공정에 의한 산화막은 증착 및 식각 과정을 포함한 제1증착단계와, 증착을 멈춘 상태에서 식각 과정만 진행하는 식각단계 및 증착 및 식각 과정을 포함한 제2증착단계를 순차 진행하는 방식으로 형성하는 것을 특징으로 하는 반도체 소자의 소자분리막 형성방법.

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