KR100716664B1 - 반도체 소자 및 그 제조방법 - Google Patents

반도체 소자 및 그 제조방법 Download PDF

Info

Publication number
KR100716664B1
KR100716664B1 KR1020050128685A KR20050128685A KR100716664B1 KR 100716664 B1 KR100716664 B1 KR 100716664B1 KR 1020050128685 A KR1020050128685 A KR 1020050128685A KR 20050128685 A KR20050128685 A KR 20050128685A KR 100716664 B1 KR100716664 B1 KR 100716664B1
Authority
KR
South Korea
Prior art keywords
film
device isolation
forming
active region
region
Prior art date
Application number
KR1020050128685A
Other languages
English (en)
Inventor
한상엽
신승아
Original Assignee
주식회사 하이닉스반도체
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 주식회사 하이닉스반도체 filed Critical 주식회사 하이닉스반도체
Priority to KR1020050128685A priority Critical patent/KR100716664B1/ko
Priority to US11/479,257 priority patent/US20070148938A1/en
Priority to JP2006181445A priority patent/JP2007173764A/ja
Application granted granted Critical
Publication of KR100716664B1 publication Critical patent/KR100716664B1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/823481—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type isolation region manufacturing related aspects, e.g. to avoid interaction of isolation region with adjacent structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/76—Making of isolation regions between components
    • H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02109—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates
    • H01L21/02112—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer
    • H01L21/02123—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing silicon
    • H01L21/02126—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing silicon the material containing Si, O, and at least one of H, N, C, F, or other non-metal elements, e.g. SiOC, SiOC:H or SiONC
    • H01L21/0214—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing silicon the material containing Si, O, and at least one of H, N, C, F, or other non-metal elements, e.g. SiOC, SiOC:H or SiONC the material being a silicon oxynitride, e.g. SiON or SiON:H
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02109—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates
    • H01L21/02112—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer
    • H01L21/02123—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing silicon
    • H01L21/0217—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing silicon the material being a silicon nitride not containing oxygen, e.g. SixNy or SixByNz
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02225—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer
    • H01L21/02227—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a process other than a deposition process
    • H01L21/02247—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a process other than a deposition process formation by nitridation, e.g. nitridation of the substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02225—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer
    • H01L21/02227—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a process other than a deposition process
    • H01L21/02252—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a process other than a deposition process formation by plasma treatment, e.g. plasma oxidation of the substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02225—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer
    • H01L21/02227—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a process other than a deposition process
    • H01L21/02255—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a process other than a deposition process formation by thermal treatment
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/314—Inorganic layers
    • H01L21/3143—Inorganic layers composed of alternated layers or of mixtures of nitrides and oxides or of oxinitrides, e.g. formation of oxinitride by oxidation of nitride layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/314—Inorganic layers
    • H01L21/318—Inorganic layers composed of nitrides
    • H01L21/3185—Inorganic layers composed of nitrides of siliconnitrides
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
    • H10B12/48—Data lines or contacts therefor
    • H10B12/488—Word lines

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Element Separation (AREA)

Abstract

본 발명은 인접하는 액티브 영역 간에 소자분리막의 위치에 따라 발생하는 국부적인 단차를 방지하는데 적합한 반도체 소자의 제조 방법을 제공하기 위한 것으로, 이를 위한 본 발명의 반도체 소자의 소자분리막 제조 방법은 반도체 기판 상에 소자분리막을 형성한 후, 소자분리막 상에 단차방지막을 더욱 형성하여 소자분리막 내의 단차를 방지할 수 있다.
액티브 영역, 소자분리막, 단차, STI, 질화처리

Description

반도체 소자 및 그 제조방법{SEMICONDUCTOR AND METHOD FOR FABRICATING THE SAME}
도 1a 및 도 1b는 종래 기술에 따른 반도체 소자의 제조 방법을 도시한 단면도.
도 2는 종래 기술에 따른 평면도.
도 3은 종래 기술의 문제점을 도시한 단면도.
도 4a 내지 도 4c는 본 발명의 일실시예에 따른 반도체 소자의 제조 방법을 도시한 단면도.
도 5는 본 발명에 따른 평면도.
도 6은 도 5를 I∼I' 방향으로 절취한 단면도.
* 도면의 주요 부분에 대한 부호의 설명
41 : 반도체 기판 42 : 트렌치
43 : 활성 영역 44a : 소자분리막
45 : 단차방지막
본 발명은 반도체 제조 기술에 관한 것으로, 특히 반도체 소자의 제조 방법에 관한 것이다.
잘 알려진 바와 같이, 전통적인 소자분리 공정인 실리콘국부산화(LOCOS) 공정은 근본적으로 버즈빅(Bird's beak)로부터 자유로울 수 없으며, 버즈빅에 의한 액티브 영역의 감소로 인하여 고집적 반도체 소자에 적용하기 어렵게 되었다.
상기한 LOCOS 공정을 개선하기 위해 도입된 트렌치 소자분리(Shallow Trench Isolation, STI) 공정은 반도체 소자의 디자인 룰(design rule)의 감소에 따른 필드 산화막의 열화와 같은 공정의 불안정 요인을 근본적으로 해결할 수 있고, 실리콘국부산화 공정에서 발생되는 버즈빅 디펙트의 개선 효과가 탁월하다. 또한, 활성 영역의 확보에 유리한 소자분리 공정으로 부각되고 있으며, 현재는 물론 향후 기가(Giga) DRAM급 이상의 초고집적 반도체 소자 제조 공정까지 적용이 유망한 기술이다.
일반적인 STI 제조 방법은, 실리콘 기판을 0.2∼0.4㎛ 깊이 식각하여 트렌치를 형성한 후, 트렌치에 갭필 절연막을 증착하고, 화학적·기계적 연마(Chemical Mechanical Polishing; CMP)를 실시하여 액티브 영역과 액티브 영역을 절연시킨다.
도 1a 및 도 1b는 종래 기술에 따른 반도체 소자의 제조 방법을 도시한 단면도이다.
도 1a에 도시된 바와 같이, 반도체 기판(11)의 소정 영역 상에 트렌치 마스크(도시하지 않음)를 형성하고, 트렌치 마스크를 사용하여 반도체 기판(11)을 일정 두께 (0.2∼0.4㎛) 식각하여 트렌치(12)를 형성한다. 트렌치(12)가 형성된 영역 외의 반도체 기판(11)은 액티브 영역(13)으로 정의하고, 트렌치(12)를 포함하는 반도체 기판(11)의 전면에 소자분리막용 갭필 절연막(Gap fill oxide, 14)을 증착한다.
도 1b에 도시된 바와 같이, CMP를 실시하여 트렌치(12)에 갭필 절연막(14)을 매립하여 소자분리막(14a)을 형성한다.
도 2는 종래 기술에 따른 평면도이다.
도 2를 참조하면, 반도체 기판(11)에 소자분리막(14a)을 형성함으로써, 액티브 영역(13)이 정의된다. 이어서, 반도체 기판(11) 상에 다수의 게이트 라인(Gate line, G)을 형성한다.
게이트 라인(G)을 형성하고, 습식 세정 공정을 진행한다. 습식 세정 시, 습식 케미컬이 액티브 영역(13) 간의 간격이 좁은 영역(B)에서, 소자분리막(14a)의 계면쪽으로 측면 식각이 진행되어, 소자분리막(14a)의 일부가 손실된다. 이 때, 액티브 영역(13) 간의 간격이 넓은 영역(C)에서는 액티브 영역(13)과 소자분리막(14a)의 계면쪽 식각이 거의 일어나지 않으므로, 소자분리막(14a)의 손실은 없다.
도 3은 종래 기술의 문제점을 도시한 단면도이다.
도 3은 도 2를 A∼A' 방향으로 절취한 단면도로써, 소자분리막(14a) 상에 게이트 라인(G)이 형성한다. 게이트 라인(G)을 형성 후 세정 공정 시, 액티브 영역(13) 간의 거리가 좁은 영역(B)에서는 소자분리막(14a)의 일정 깊이(d)가 손실되 고, 액티브 영역 간의 거리가 먼 영역(C)에서는 소자분리막(14a)의 손실이 없다.
상술한 바와 같이, 게이트 라인 형성 후 세정 공정을 진행할 때, 인접하는 액티브 영역 중에서 특히 액티브 영역 간의 간격이 좁은 지역에서는 게이트 라인과 수평 방향으로 소자분리막이 상대적으로 크게 식각된다.
액티브 영역 간의 간격이 좁은 지역에서 소자분리막이 식각 손실이 큰 이유는, 액티브 영역과 소자분리막의 경계면에서 상대적으로 식각이 빠른 속도로 이루어지기 때문에 소자분리막의 계면에서 식각 손실이 가장 심하며, 액티브 영역 간의 간격이 가장 좁은 지역에서는, 경계면의 소자분리막의 손실 뿐만 아니라, 게이트 라인과 수평 방향으로 손실되는 양이 액티브 영역의 최소 간격 만큼 손실되기 때문이다.
후속 공정에서 STI 형성 이후의 트랜지스터를 형성하는 공정을 진행하면서, 액티브 영역과 액티브 영역 사이의 갭필 절연막은 STI 위치에 따라 국부적인 단차가 발생하여 반도체 소자의 불량을 발생시킨다.
또한, 게이트 라인 사이에 층간절연막을 증착하여 게이트 라인 간 절연을 시키는데, 도 3에서 소자분리막의 단차(d)가 발생한 지역은 높은 종횡비를 형성하여 층간절연막 증착시 게이트 라인 사이를 완전히 매립하지 못해 보이드와 같은 빈 공간을 형성하여 후속 반도체 공정에서 불량을 유발하게 된다.
본 발명은 상기한 종래 기술의 문제점을 해결하기 위해 제안된 것으로, 인접하는 액티브 영역 간에 소자분리막의 위치에 따라 발생하는 국부적인 단차를 방지하는데 적합한 반도체 소자 및 그 제조방법을 제공하는데 그 목적이 있다.
상기 목적을 달성하기 위한 특징적인 본 발명의 반도체 소자의 제조 방법은 기판의 소정 영역에 소자분리막을 형성하여 필드영역과 액티브 영역을 정의하는 단계와, 상기 소자분리막 상에 단차방지막을 형성하는 단계와, 상기 필드영역과 상기 액티브 영역을 가로지르도록 상기 반도체 기판 상에 게이트 라인을 형성하는 단계를 제공한다.
또한, 반도체 소자는 필드영역과 액티브 영역으로 정의된 기판과, 상기 필드영역에 형성된 소자분리막과, 상기 소자분리막 상에 형성된 단차방지막과, 상기 필드영역과 상기 액티브 영역을 가로지르도록 상기 기판 상에 형성된 게이트 라인을 포함한다.
여기서, 단차방지막은 질화물 계열로 형성함이 바람직하다.
여기서, 단차방지막은 1∼10㎚의 두께로 형성하는 것이 바람직하다.
이하, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부 도면을 참조하여 설명하기로 한다.
도 4a 내지 도 4c는 본 발명의 일실시예에 따른 반도체 소자의 제조 방법을 도시한 단면도이다.
도 4a에 도시된 바와 같이, 반도체 기판(41)의 소정 영역 상에 패드 산화막 과 패드 질화막이 적층된 트렌치 마스크(도시하지 않음)를 형성하고, 트렌치 마스크를 사용하여 반도체 기판(41)을 0.2∼0.4㎛ 깊이 만큼 식각하여 트렌치(42)를 형성한다. 트렌치(42)가 형성된 영역을 제외한 반도체 기판(41)은 액티브 영역(43)으로 정의한다.
이어서, 트렌치(42)를 포함하는 반도체 기판(41) 전면에 트렌치 매립을 위한 갭필 절연막(44)을 증착한다. 여기서 갭필 절연막(44)은 고밀도플라즈마(High Density Plasma)막을 사용하였지만, HDP, SOG, USG 및 TEOS 등의 산화막으로 이루어진 그룹에서 선택된 어느 한 물질 또는 이들의 적층막을 이용하여 형성하여도 무방하다.
도 4b에 도시된 바와 같이, 평탄화 공정을 실시하여 트렌치 마스크의 패드 질화막이 드러나는 타겟으로 갭필 절연막(44)을 평탄화하여 소자분리막(44a)을 형성한다. 평탄화 공정은 화학적·기계적 연마(Chemical Mechanical Polishing; CMP)를 이용함이 바람직하다.
도 4c에 도시된 바와 같이, 반도체 기판(41)의 액티브 영역(43)을 제외한 소자분리막(44a)의 전면에 단차방지막(45)을 증착한다.
단차방지막(45)은 1∼10㎚의 두께를 가지며, 질화막 계열의 물질막으로 형성하며 형성 방법은 다음과 같다.
먼저, 액티브 영역(43) 사이의 소자분리막(44a)을 N2 분위기 또는 NH3 분위기에서 열처리하여 소자분리막(44a)의 표면을 선택적으로 질화시켜 단차방지막(45)을 형성한다.
또는, 액티브 영역(43) 사이의 소자분리막(44a)이 개방된 포토레지스트 패턴을 형성한 후, 포토레지스트 패턴으로 노출된 소자분리막(44a)를 질소 가스가 포함된 분위기에서 열처리하여 소자분리막(44a)을 선택적으로 질화시키거나, 질소 가스가 포함된 플라즈마 분위기에서 선택적으로 질화시킨다.
또는, 액티브 영역(43) 상에는 실리콘질화막(Si3N4)을 형성하고, 소자분리막(44a) 상에는 실리콘산화질화막(SiON)을 형성한 후 액티브 영역(43) 상의 실리콘질화막만을 선택적으로 제거한다.
소자분리막(44a) 상에 질화막 계열의 단차방지막(45)을 형성함으로써, 종래의 게이트 라인 형성 후 세정 공정시 액티브 영역(43)과 액티브 영역(43) 간의 간격이 좁은 영역에서, 액티브 영역(43)과 소자분리막(44a) 계면의 식각 손실을 미연에 방지할 수 있다.
도 5는 본 발명에 따른 평면도이다.
도 5를 참조하면, 반도체 기판(41)의 소정 영역에 소자분리막(42)을 형성하여 비액티브 영역(필드영역)과 활성 영역을 정의하고, 소자분리막(42) 상에만 단차방지막(45)을 형성한다. 이 때, 단차방지막(45) 하부에 소자분리막(42)이 존재함으로써, 도면에서는 그 부호를 생략한다.
이어서, 반도체 기판(41) 상에 다수의 게이트 라인(46)을 형성한다.
도 6은 도 5를 I∼I' 방향으로 절취한 단면도이다.
도 6을 참조하면, 소자분리막(42) 상에 단차방지막(45)이 형성되어 있으므 로, 게이트 라인(46) 형성 후에도 세정 공정시 소자분리막(42)의 식각 손실을 방지할 수 있다.
상술한 바와 같이, 소자분리막이 형성된 부분의 국부적인 단차에 기인한 반도체 소자의 불량을 억제하고자, 소자분리막 상에 질화막 계열의 단차방지막을 증착함으로써, 세정 공정시 사용되는 습식 케미컬에 의한 소자분리막의 식각 손실을 방지할 수 있다.
본 발명의 기술 사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.
상술한 본 발명은 소자분리막 상에 약 10㎚ 두께를 갖는 실리콘질화막을 형성하여, 소자분리막의 단차를 미연에 방지할 수 있다.
또한, 소자분리막의 단차 발생을 미연에 방지함으로써, 후속 게이트 라인을 형성한 후, 게이트 라인 사이를 절연하는 층간절연막을 증착하는 경우, 상대적으로 높은 종횡비가 형성되는 지역에서 보이드가 발생하는 것을 근원적으로 방지할 수 있다.
또한, 반도체 소자의 수율 증가로 경제적 효과가 증대된다.

Claims (12)

  1. 필드영역과 액티브 영역을 포함하는 기판의 상기 필드영역에 소자분리막을 형성하는 단계;
    상기 소자분리막이 개방된 포토레지스트 패턴을 형성하는 단계;
    질소 가스가 포함된 분위기에서 열처리 또는 플라즈마 처리를 진행하여 상기 소자분리막을 선택적으로 질화시켜 상기 소자분리막 상에 단차방지막을 형성하는 단계; 및
    상기 필드영역과 상기 액티브 영역을 가로지르도록 상기 반도체 기판 상에 게이트 라인을 형성하는 단계
    를 포함하는 반도체 소자의 제조 방법.
  2. 삭제
  3. 제1항에 있어서,
    상기 질소 가스가 포함된 분위기는 N2 또는 NH3 분위기인 반도체 소자의 제조 방법.
  4. 삭제
  5. 삭제
  6. 필드영역과 액티브 영역을 포함하는 기판의 상기 필드영역에 소자분리막을 형성하는 단계;
    상기 소자분리막을 제외한 상기 액티브 영역 상에 실리콘질화막을 형성하는 단계;
    상기 소자분리막 상에 실리콘산화질화막을 형성하는 단계;
    상기 실리콘질화막을 선택적으로 제거하는 단계; 및
    상기 필드영역과 상기 액티브 영역을 가로지르도록 상기 반도체 기판 상에 게이트 라인을 형성하는 단계
    를 포함하는 반도체 소자의 제조 방법.
  7. 제1항에 있어서,
    상기 단차방지막은 1∼10㎚ 두께로 형성하는 반도체 소자의 제조 방법.
  8. 제1항에 있어서,
    상기 게이트 라인을 형성한 후,
    후 세정 공정을 진행하는 단계를 더 포함하는 반도체 소자의 제조 방법.
  9. 제 8 항에 있어서,
    상기 세정 공정시 상기 단차방지막은 식각 베리어로 기능하여 상기 소자분리막이 손실되는 것을 방지하는 반도체 소자의 제조방법.
  10. 필드영역과 액티브 영역을 포함하는 기판의 상기 필드영역에 형성된 소자분리막;
    상기 소자분리막 상에 1∼10㎚ 두께로 형성된 단차방지막; 및
    상기 필드영역과 상기 액티브 영역을 가로지르도록 상기 기판 상에 형성된 게이트 라인
    을 포함하는 반도체 소자.
  11. 제10항에 있어서,
    상기 단차방지막은 질화물 계열로 형성된 반도체 소자.
  12. 삭제
KR1020050128685A 2005-12-23 2005-12-23 반도체 소자 및 그 제조방법 KR100716664B1 (ko)

Priority Applications (3)

Application Number Priority Date Filing Date Title
KR1020050128685A KR100716664B1 (ko) 2005-12-23 2005-12-23 반도체 소자 및 그 제조방법
US11/479,257 US20070148938A1 (en) 2005-12-23 2006-06-29 Semiconductor device and method for fabricating the same
JP2006181445A JP2007173764A (ja) 2005-12-23 2006-06-30 半導体素子及びその製造方法

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020050128685A KR100716664B1 (ko) 2005-12-23 2005-12-23 반도체 소자 및 그 제조방법

Publications (1)

Publication Number Publication Date
KR100716664B1 true KR100716664B1 (ko) 2007-05-09

Family

ID=38194411

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020050128685A KR100716664B1 (ko) 2005-12-23 2005-12-23 반도체 소자 및 그 제조방법

Country Status (3)

Country Link
US (1) US20070148938A1 (ko)
JP (1) JP2007173764A (ko)
KR (1) KR100716664B1 (ko)

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20020049935A (ko) * 2000-12-20 2002-06-26 박종섭 반도체 소자의 소자 분리막 형성 방법
KR20020074999A (ko) * 2001-03-23 2002-10-04 삼성전자 주식회사 트렌치 격리 구조 및 그 형성 방법
KR20040059445A (ko) * 2002-12-30 2004-07-05 주식회사 하이닉스반도체 반도체 소자의 트렌치형 소자분리막 형성방법
JP2005116907A (ja) 2003-10-10 2005-04-28 Matsushita Electric Ind Co Ltd 半導体装置の製造方法
KR20050118471A (ko) * 2004-06-14 2005-12-19 매그나칩 반도체 유한회사 반도체 소자의 소자 분리막 형성방법 및 이를 이용한게이트 산화막 형성방법

Family Cites Families (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6146970A (en) * 1998-05-26 2000-11-14 Motorola Inc. Capped shallow trench isolation and method of formation
US6498383B2 (en) * 2001-05-23 2002-12-24 International Business Machines Corporation Oxynitride shallow trench isolation and method of formation
DE10138510B4 (de) * 2001-08-06 2006-08-10 Infineon Technologies Ag Grabenisolation mit selbstjustierender Oberflächenversiegelung und Verfahren zur Herstellung einer solchen Grabenisolation
JP2004128123A (ja) * 2002-10-01 2004-04-22 Matsushita Electric Ind Co Ltd 半導体装置およびその製造方法
US7087531B1 (en) * 2005-01-17 2006-08-08 International Business Machines Corporation Shallow trench isolation formation
US7491964B2 (en) * 2005-01-17 2009-02-17 International Business Machines Corporation Nitridation of STI fill oxide to prevent the loss of STI fill oxide during manufacturing process

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20020049935A (ko) * 2000-12-20 2002-06-26 박종섭 반도체 소자의 소자 분리막 형성 방법
KR20020074999A (ko) * 2001-03-23 2002-10-04 삼성전자 주식회사 트렌치 격리 구조 및 그 형성 방법
KR20040059445A (ko) * 2002-12-30 2004-07-05 주식회사 하이닉스반도체 반도체 소자의 트렌치형 소자분리막 형성방법
JP2005116907A (ja) 2003-10-10 2005-04-28 Matsushita Electric Ind Co Ltd 半導体装置の製造方法
KR20050118471A (ko) * 2004-06-14 2005-12-19 매그나칩 반도체 유한회사 반도체 소자의 소자 분리막 형성방법 및 이를 이용한게이트 산화막 형성방법

Also Published As

Publication number Publication date
JP2007173764A (ja) 2007-07-05
US20070148938A1 (en) 2007-06-28

Similar Documents

Publication Publication Date Title
US7642172B2 (en) Method of forming isolation layer in semiconductor device
US7575981B2 (en) Method for fabricating isolation layer in semiconductor device
KR100545697B1 (ko) 반도체소자의 트렌치 소자분리 방법
KR100772722B1 (ko) 플래쉬 메모리 소자의 소자분리 방법
KR100564550B1 (ko) 트랜치형 소자분리막을 구비하는 반도체 장치 및 그 제조방법
KR100403627B1 (ko) 트랜치 소자분리 방법
KR100716664B1 (ko) 반도체 소자 및 그 제조방법
KR100703836B1 (ko) 반도체 소자의 트렌치형 소자분리막 형성방법
KR100568259B1 (ko) 트렌치 소자 분리형 반도체 장치 및 그 형성 방법
KR100564561B1 (ko) 보이드 없는 반도체 소자의 트렌치 소자 분리 방법
KR101024335B1 (ko) 반도체 소자의 소자 분리막 형성방법 및 이를 이용한게이트 산화막 형성방법
KR20110024513A (ko) 반도체 소자 제조 방법
KR100613342B1 (ko) 반도체 소자 및 그 제조방법
KR100868655B1 (ko) 반도체 소자 및 그 제조방법
KR20100047496A (ko) 반도체 소자의 제조방법
KR100924544B1 (ko) 반도체 소자의 소자분리막 형성방법
KR100808590B1 (ko) 반도체 소자의 소자분리막 및 그의 형성방법
KR100561974B1 (ko) 반도체 소자의 제조방법
KR100517351B1 (ko) 반도체 소자의 소자 분리막 형성 방법
KR101046376B1 (ko) 반도체 소자의 소자분리막 형성방법
KR101006510B1 (ko) 반도체소자의 소자분리막 형성방법
KR100492776B1 (ko) 반도체소자의 제조방법
KR20020054666A (ko) 반도체소자의 소자분리막 형성방법
KR20070003060A (ko) 반도체소자의 트렌치 소자분리막 형성 방법
KR20060010933A (ko) 반도체 소자의 트렌치형 소자분리막 형성방법

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
LAPS Lapse due to unpaid annual fee