KR100772722B1 - 플래쉬 메모리 소자의 소자분리 방법 - Google Patents
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Abstract
본 발명은 반도체 제조 기술에 관한 것으로 특히, 반도체 소자 제조 공정 중, 플래쉬 메모리 소자에서 셀지역과 주변회로지역의 소자분리막 형성시 매립 결함이 발생하지 않는 플래쉬 메모리 소자의 소자분리 방법에 관한 것이다. 이를 위해 본 발명은, 플래쉬 메모리 소자의 소자분리막 형성시, 소자분리영역이 협소하여 소자분리막 매립시 보이드 및 심 결함이 발생하는 셀지역은 소자분리막으로써 매립특성이 우수한 SOD막을 사용하고, 상기 셀지역보다 소자분리영역이 넓은 주변회로지역은 HDP 산화막을 사용하여 상기 결함을 해결하는 플래쉬 메모리 소자의 소자분리 방법을 제공한다.
셀지역 및 주변회로지역, 소자분리막, SOD막, HDP 산화막, 매립
Description
도 1은 종래기술에 따른 플래쉬 메모리 소자의 소자분리 방법을 나타낸 단면도.
도 2a 내지 도 2f는 본 발명의 일실시예에 따른 플래쉬 메모리 소자의 소자분리 방법을 나타낸 단면도.
* 도면의 주요부분에 대한 부호의 설명 *
51 : 반도체 기판 52 : 터널산화막
53 : 플로팅 게이트용 폴리실리콘막 58 : SOD막
59 : HDP 산화막
본 발명은 반도체 제조 기술에 관한 것으로 특히, 플래쉬 메모리 소자 제조 공정 중, 플래쉬 메모리 소자의 소자분리 방법에 관한 것이다.
반도체 소자의 소자분리막은 서로 이웃하는 반도체 소자들을 전기적으로 격리 시킨다. 반도체 소자의 고집적화 경향으로 인하여 작은 면적을 차지하면서 우수한 절연 특성을 갖는 소자분리 기술의 개발이 요구되고 있다.
현재, 널리 사용되고 있는 소자분리막 공정은 트렌치 소자분리막(STI, shallow trench isolation)이다. 트렌치 소자분리막은 반도체 기판의 소정영역을 소정의 깊이로 식각하여 트렌치를 형성한 후, 트렌치 내부를 절연막으로 채워 형성한다. 트렌치 소자분리막은 반도체 기판의 소정 영역에 열산화막으로 형성하는 로코스((LOCOS; LOCalOxidation of Silicon) 소자분리막에 비하여 작은 면적을 갖고, 절연 특성이 우수하다.
한편, 반도체 소자는 휘발성 기억 소자 및 비휘발성 기억 소자로 구분할 수 있다. 휘발성 기억 소자란 전원 공급이 중단될 경우, 기억 셀에 저장된 데이타를 잃어버리는 기억 소자, 예컨대, 디램소자 및 에스램 소자가 여기에 속한다. 이와는 반대로, 비휘발성 기억 소자란 전원 공급이 중단될지라도, 기억 셀에 저장된 데이타를 그대로 유지하는 기억 소자, 예컨대, 플래쉬 메모리 소자가 여기에 속한다.
도 1은 종래기술에 따른 플래쉬 메모리 소자의 소자분리막을 나타낸 단면도이다.
도 1을 참조하면, 셀지역과 주변회로지역으로 구분된 반도체 기판(11)의 활성영역 상에 터널산화막(12), 플로팅 게이트용 폴리실리콘막(13), 패드 산화막(14) 및 패드 질화막(15)이 형성되어 있고, 소자분리영역에는 측벽 보호막(16)과 소자분 리막(17)이 형성되어 있다.
그런데, 셀지역의 소자분리막(17)은 셀지역의 특성상 소자분리용 트랜치의 종횡비가 클수 밖에 없어 상기 소자분리막(17) 매립시 심(A) 및 보이드(B) 결함이 발생하기 쉽다. 이와 같은 보이드 및 심(A) 결함은 후속 리세스(recess) 공정(wet cleaning)에서 소자분리막의 손실을 가져와 EFH(effective field oxide height) 콘트롤을 어렵게 한다. 이는 플래쉬 메모로 소자의 셀지역에서 두드러지게 나타나며, 셀지역과 주변회로지역이 동일한 EFH일 경우, 후속 게이트 패턴 형성시 주변회로지역의 소자분리막의 손실이 발생하고 있으며, 이는 플래쉬 메모리 소자의 특성을 저하시키는 원인으로 작용한다.
본 발명은 상기한 종래기술의 문제점을 해결하기 위해 제안된 것으로서, 플래쉬 메모리 소자에서 셀지역과 주변회로지역의 소자분리막 형성시 매립 결함이 발생하지 않는 플래쉬 메모리 소자의 소자분리 방법을 제공하는 것을 그 목적으로 한다.
상기의 목적을 달성하기 위한 본 발명의 일측면에 따르면, 셀지역과 주변회로지역이 구분된 반도체 기판 상에 터널산화막, 플로팅 게이트용 폴리실리콘막 및 패드층을 순차적으로 증착하는 단계, 상기 셀지역의 상기 패드층, 플로팅 게이트용 폴리실리콘막, 터널산화막 및 반도체 기판을 식각하여 소정 깊이의 제1 트렌치를 형성하는 단계, 상기 셀지역의 상기 제1 트렌치에 제1 절연막을 매립하는 단계, 상기 주변회로지역의 상기 패드층, 플로팅 게이트용 폴리실리콘막, 터널산화막 및 반도체 기판을 식각하여 소정 깊이의 제2 트렌치를 형성하는 단계, 상기 주변회로지역의 상기 제2 트렌치에 제2 절연막을 매립하는 단계, 상기 제1 절연막과 제2 절연막을 평탄화하는 단계 및 유효필드산화막높이(EFH) 조절을 위한 세정 공정을 진행하는 단계를 포함하는 플래쉬 메모리 소자의 소자분리 방법을 제공한다.
이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부 도면을 참조하여 설명하기로 한다.
도 2a 내지 도 2f는 본 발명의 일실시예에 따른 플래쉬 메모리 소자의 소자분리 방법을 나타낸 단면도이다.
우선, 도 2a에 도시된 바와 같이, 셀지역과 주변회로지역으로 구분된 반도체 기판(51) 상에 터널산화막(52), 플로팅 게이트용 폴리실리콘막(53), 하드마스크 질화막(54) 및 패드층으로써 패드 산화막(55)과 패드 질화막(56)을 순차적으로 증착한다. 여기서, 상기 터널산화막(52)은 80~120Å의 두께, 상기 플로팅 게이트용 폴리실리콘막(53)은 800~1000Å의 두께, 상기 하드마스크 질화막(54)은 300~600Å의 두께로 형성한다. 그리고, 패드 산화막(55)과 패드 질화막(56)은 300~600Å의 두께로 형성한다.
다음으로, 도 2b에 도시된 바와 같이, 상기 반도체 기판(51)의 주변회로지역을 덮고, 상기 셀지역의 반도체 기판(51) 중 소자분리영역을 오픈하는 식각마스크를 형성하여 상기 반도체 기판(51)을 식각하여 소정 깊이의 소자분리용 제1 트렌치(57)를 형성한다.
이어서, 상기 제1 트렌치(57)와 인접하는 상기 패드 산화막(55)과 패드 질화막(56)을 제거한다.
다음으로, 도 2c에 도시된 바와 같이, 상기 제1 트렌치(57)가 형성된 기판의 전면에 상기 제1 트렌치(57)가 매립되도록 리플로우(reflow) 특성이 좋은 SOD(spin on dielectric)막(58) 증착한다. 여기서, 상기 SOD막(58)은 실리케이트(silicate), 실록산(siloxane), MSQ(Methyl Silsequioxane), HSQ(Hydrogen Silsequioxane), 퍼하이드로폴리실라잔(Perhydropolysilazane) 및 폴리실라잔(Polysilazane) 중 어느하나로 형성한다.
그리고, 상기 셀지역의 상기 제1 트렌치(57)에 SOD막(58)을 매립할때, 상기 주변회로지역에도 상기 SOD막(58)이 증착하되는데, 이는 습식식각 공정인 OBN 공정을 수행하여 상기 주변회로지역에 증착된 SOD막(58)을 제거한다. 여기서, 상기 OBN 공정은 300:1의 BOE 용액 및 800~1200초의 공정시간을 갖는다.
다음으로, 도 2d에 도시된 바와 같이, 상기 제1 트렌치(57)에 SOD막(58)이 매립된 상기 반도체 기판(51)의 셀지역을 덮고, 상기 반도체 기판(51)의 주변회로지역중 소자분리영역을 오픈하는 식각마스크를 형성하고, 이를 식각장벽으로 상기 반도체 기판(51)을 식각하여 소정 깊이의 소자분리용 제2 트렌치(60)를 형성한다.
이어서, 상기 제2 트렌치(60)와 인접하는 상기 패드 산화막(55)과 패드 질화막(56)을 제거한다.
다음으로, 도 2e에 도시된 바와 같이, 상기 소자분리용 제2 트렌치(60)에 CVD(Chemical Vapor Deposition) 방식으로 HDP(High Density Plasma) 산화막(61)을 매립한다. 여기서, 상기 HDP 산화막(61)은 3000~5000Å의 두께로 형성한다.
다음으로, 도 2f에 도시된 바와 같이, 상기 SOD막(58)과 HDP 산화막(61)에 대한 화학적기계적연마(CMP) 공정을 수행하여 평탄화한다.
이어서, 상기 하드마스크 질화막(54)을 제거하고, 최종적으로 EFH(소자분리막의 높이) 콘트롤을 위해 습식 세정 공정을 수행한다.
전술한 바와 같이 본 발명은, 플래쉬 메모리 소자의 소자분리막 형성시, 소자분리영역이 협소하여 소자분리막 매립시 보이드 및 심 결함이 발생하는 셀지역은 소자분리막으로써 매립특성이 우수한 SOD막(58)을 사용하고, 상기 셀지역보다 소자분리영역이 넓은 주변회로지역은 HDP 산화막(61)을 사용하여 상기 결함을 해결한다.
이상에서 설명한 본 발명은 전술한 실시예 및 첨부된 도면에 의해 한정되는 것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것이 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다.
이상에서 살펴본 바와 같이, 본 발명은 플래쉬 메모리 소자의 셀지역과 주변회로지역의 소자분리막을 각 지역의 특성에 맞는 물질로 매립하여 매립 특성을 향상시킨다. 따라서, 플래쉬 메모리 소자의 신뢰성을 향상시키며, 소자 동작의 안정성을 확보할 수 있는 효과를 갖는다.
Claims (16)
- 반도체 기판의 셀지역과 주변회로지역에 각각 소자분리를 위한 트렌치를 형성하는 단계; 및상기 트렌치 내부에 절연막을 매립하되, 적어도 상기 셀지역에 형성된 트렌치 내부에는 SOD(Spin on Dielectric)막으로 매립하는 단계를 포함하는 플래쉬 메모리 소자의 소자분리 방법.
- 제1항에 있어서,상기 트렌치 내부에 절연막을 매립하는 단계는,상기 셀지역에 형성된 트렌치 내부에 SOD막인 제1절연막을 매립하는 단계;상기 주변회로지역 상부의 상기 제1절연막을 선택적으로 제거하는 단계;상기 주변회로지역에 형성된 트렌치 내부에 제2절연막을 매립하는 단계;상기 제1 절연막과 제2 절연막을 동시에 평탄화시키는 단계; 및유효필드산화막높이(EFH) 조절을 위한 세정 공정을 진행하는 단계를 포함하는 플래쉬 메모리 소자의 소자분리 방법.
- 삭제
- 제1항 또는 제2항에 있어서,상기 SOD막은 실리케이트(silicate), 실록산(siloxane), MSQ(Methyl Silsequioxane), HSQ(Hydrogen Silsequioxane), 퍼하이드로폴리실라잔(Perhydropolysilazane) 및 폴리실라잔(Polysilazane) 중 어느하나로 형성하는 것을 특징으로 하는 플래쉬 메모리 소자의 소자분리 방법.
- 제2항에 있어서,상기 제2 절연막은 HDP 산화막을 CVD(Chemical Vapor Deposition) 방식 및 3000~5000Å의 두께로 형성하는 것을 특징으로 하는 플래쉬 메모리 소자의 소자분리 방법.
- 제2항에 있어서,상기 주변회로지역 상부의 제1 절연막을 선택적으로 제거하는 단계는,상기 제1 절연막 상부에 상기 셀지역을 덮고 상기 주변회로지역을 오픈시키는 마스크패턴을 형성하는 단계; 및상기 마스크패턴을 식각장벽으로 상기 주변회로지역의 제1 절연막을 습식식각하는 단계를 포함하는 플래쉬 메모리 소자의 소자분리 방법.
- 제6항에 있어서,상기 제1 절연막을 습식식각하는 단계는 OBN 공정으로 진행하는 것을 특징으로 하는 플래쉬 메모리 소자의 소자분리 방법.
- 제7항에 있어서,상기 OBN 공정은 300:1의 BOE 용액 및 800~1200초의 공정시간으로 진행하는 것을 특징으로 하는 플래쉬 메모리 소자의 소자분리 방법.
- 셀지역과 주변회로지역이 구분된 반도체 기판 상에 터널산화막, 플로팅 게이트용 폴리실리콘막 및 패드층을 순차적으로 증착하는 단계;상기 셀지역의 상기 패드층, 플로팅 게이트용 폴리실리콘막, 터널산화막 및 반도체 기판을 식각하여 소정 깊이의 제1 트렌치를 형성하는 단계;상기 셀지역의 상기 제1 트렌치에 제1 절연막을 매립하는 단계;상기 주변회로지역의 상기 패드층, 플로팅 게이트용 폴리실리콘막, 터널산화막 및 반도체 기판을 식각하여 소정 깊이의 제2 트렌치를 형성하는 단계;상기 주변회로지역의 상기 제2 트렌치에 제2 절연막을 매립하는 단계;상기 제1 절연막과 제2 절연막을 평탄화하는 단계; 및유효필드산화막높이(EFH) 조절을 위한 세정 공정을 진행하는 단계를 포함하는 플래쉬 메모리 소자의 소자분리 방법.
- 제9항에 있어서,상기 제1 절연막은 SOD(spin on dielectric)막으로 형성하는 것을 특징으로 하는 플래쉬 메모리 소자의 소자분리 방법.
- 제10항에 있어서,상기 SOD막은 실리케이트(silicate), 실록산(siloxane), MSQ(Methyl Silsequioxane), HSQ(Hydrogen Silsequioxane), 퍼하이드로폴리실라잔(Perhydropolysilazane) 및 폴리실라잔(Polysilazane) 중 어느하나로 형성하는 것을 특징으로 하는 플래쉬 메모리 소자의 소자분리 방법.
- 제9항에 있어서,상기 제2 절연막은 HDP 산화막을 CVD(Chemical Vapor Deposition) 방식 및 3000~5000Å의 두께로 형성하는 것을 특징으로 하는 플래쉬 메모리 소자의 소자분리 방법.
- 제9항에 있어서,상기 셀지역의 상기 제1 트렌치에 제1 절연막을 매립하는 단계는상기 셀지역에 형성된 트렌치가 매립되도록 SOD(Spin on Dielectric)막으로 제1 절연막을 기판 전면에 증착하는 단계; 및상기 주변회로지역 상부의 제1 절연막을 선택적으로 제거하는 단계를 포함하는 것을 특징으로 하는 플래쉬 메모리 소자의 소자분리 방법.
- 제13항에 있어서,상기 주변회로지역 상부의 제1 절연막을 제거하는 단계는 OBN 공정으로 진행하는 것을 특징으로 하는 플래쉬 메모리 소자의 소자분리 방법.
- 제14항에 있어서,상기 OBN 공정은 300:1의 BOE 용액 및 800~1200초의 공정시간으로 진행하는 것을 특징으로 하는 플래쉬 메모리 소자의 소자분리 방법.
- 제9항에 있어서,상기 패드층은 각각의 두께가 300~600Å인 패드 산화막 및 패드 질화막과 하드마스크 질화막이 순차적으로 적층하여 형성하는 것을 특징으로 하는 플래쉬 메모리 소자의 소자분리 방법.
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Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR101003494B1 (ko) | 2008-04-10 | 2010-12-30 | 주식회사 하이닉스반도체 | 메모리 소자의 소자분리 구조 및 형성 방법 |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR101005699B1 (ko) * | 2008-06-19 | 2011-01-05 | 주식회사 동부하이텍 | 반도체 플래시 메모리 제조 방법 |
| KR101026384B1 (ko) * | 2008-12-26 | 2011-04-07 | 주식회사 하이닉스반도체 | 반도체 소자의 배선을 절연시키는 방법 |
| KR101602450B1 (ko) | 2009-10-21 | 2016-03-28 | 삼성전자주식회사 | 활성 영역 구조체의 형성방법 |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6624022B1 (en) | 2000-08-29 | 2003-09-23 | Micron Technology, Inc. | Method of forming FLASH memory |
| KR20050102001A (ko) * | 2004-04-20 | 2005-10-25 | 주식회사 하이닉스반도체 | 반도체 소자 제조 공정의 액티브 영역 형성 방법 |
| KR20060036547A (en) * | 2004-10-25 | 2006-05-02 | Method of manufacturing a flash memory device |
-
2006
- 2006-03-31 KR KR1020060029838A patent/KR100772722B1/ko not_active IP Right Cessation
Patent Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6624022B1 (en) | 2000-08-29 | 2003-09-23 | Micron Technology, Inc. | Method of forming FLASH memory |
| US6674145B2 (en) | 2000-08-29 | 2004-01-06 | Micron Technology, Inc. | Flash memory circuitry |
| KR20050102001A (ko) * | 2004-04-20 | 2005-10-25 | 주식회사 하이닉스반도체 | 반도체 소자 제조 공정의 액티브 영역 형성 방법 |
| KR20060036547A (en) * | 2004-10-25 | 2006-05-02 | Method of manufacturing a flash memory device |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR101003494B1 (ko) | 2008-04-10 | 2010-12-30 | 주식회사 하이닉스반도체 | 메모리 소자의 소자분리 구조 및 형성 방법 |
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