KR20090078101A - 반도체 소자의 소자 분리막 형성 방법 - Google Patents

반도체 소자의 소자 분리막 형성 방법 Download PDF

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Abstract

본 발명은 반도체 소자의 소자 분리막 형성 방법에 관한 것으로, 소자 분리 마스크를 이용한 식각 공정으로 반도체 기판의 소자 분리 영역에 트렌치를 형성하는 단계, 상기 트렌치의 일부가 채워지도록 실리콘 소스 가스를 이용하여 상기 트렌치 표면을 따라 제1 라이너 절연막을 형성하는 단계 및 상기 제1 라이너 절연막을 형성할 때보다 적은 양의 실리콘 소스 가스를 이용하여 제1 라이너 절연막 상에 제2 라이너 절연막을 형성하는 단계를 포함한다.
이중 라이너 절연막, 식각 선택비, EFH 형상 조절, HDP CVD

Description

반도체 소자의 소자 분리막 형성 방법{Method of forming an isolation layer in semiconductor device}
본 발명은 반도체 소자의 소자 분리막 형성 방법에 관한 것으로, 유효 필드 높이(Effective Field Height; EFH) 형상 조절의 문제 및 후속의 습식 공정에 의한 게이트용 도전막의 손실을 방지할 수 있는 반도체 소자의 소자 분리막 형성 방법에 관한 것이다.
반도체 소자의 고집적화에 따라 소자 분리막 형성 공정이 더욱더 어려워지고 있다. 이에 따라, 반도체 기판에 트렌치를 형성한 후 이를 매립하는 STI(Shallow Trench Isolation) 방법을 이용하여 소자 분리막을 형성하고 있다. 한편, STI 방법에도 여러 가지 방법이 있는데 그 중에서 반도체 기판 상에 적층된 터널 절연막, 폴리실리콘막 및 하드 마스크막을 순차적으로 식각하여 트렌치를 형성하고, 트렌치가 매립되도록 전체 구조 상에 산화막을 형성하는 방법이 예컨대 NAND형 플래시 메모리 소자에 적용되고 있다. 그러나, 고집적화된 소자의 경우, 트렌치의 입구 폭에 비해 트렌치 깊이가 깊기 때문에 큰 종횡비(Aspect Ratio)로 인해 기존에 사용하였던 고밀도 플라즈마(High Density Plasma; HDP) 산화막으로는 보이드(void) 없이 트렌치를 완전히 갭 필(gap-fill)하여 소자 분리막을 형성하기가 더욱더 어려워지고 있다. 이러한 문제를 해결하기 위해 보이드(void) 없이 트렌치를 갭 필하기 위해 사용되는 물질에 대한 연구가 활발히 진행되고 있다.
상기 문제를 해결하기 위한 방법 중에 SOD(Spin on Dielectric) 물질 중 하나인 PSZ(polysilazane)를 이용하여 트렌치를 완전히 갭 필하는 방법이 있다. PSZ 물질은 점도가 낮아 물처럼 흐르는 성질을 가지기 때문에 트렌치를 완전히 갭 필 할 수 있다. 그러나, PSZ 물질은 내부에 불순물과 수분이 많이 함유되어 있어 터널 절연막과 인접하게 형성될 경우 터널 절연막이 열화된다. 따라서, 트렌치 표면에 HDP 산화막을 라이너(liner) 형태로 형성하여 터널 절연막이 PSZ 물질 내부에 함유되어 있는 불순물로 인해 오염되는 것을 방지한다.
또한, PSZ 물질만으로 소자 분리막을 형성할 경우 갭 필에는 유리하지만 신뢰성 문제에 있어서 취약하다. 따라서, PSZ 계열의 물질을 코팅하여 증착하고, 이를 큐어링(curing)한 다음 화학적기계적연마(Chemical Mechanical Polishing; CMP) 공정으로 평탄화한다. 그리고 나서, 습식 에치백(wet etchback) 공정으로 PSZ막의 두께를 낮춰 후속한 갭 필 마진을 확보한 다음 적정 두께의 HDP 산화막을 증착한다.
종래에는 트렌치 형성 후 한 번의 증착 단계만을 가지는 고밀도 플라즈마 화학기상증착(High Density Plasma-Chemical Vapor Deposition; HDP CVD) 방식을 이용하여 라이너(liner) SiO2막을 형성하였다. 하지만, 이러한 경우 플래시 소자 특성 에 유리한 U자 형상의 유효 필드 높이(Effective Field Height; EFH) 형상을 얻을 수 없다는 문제점을 가지고 있다. 또한, 증착된 막 자체가 동일한 습식 식각 비(wet rate)를 가지고 있기 때문에 국부적으로 두께가 얇은 영역이 생성되면 후속 PSZ막의 습식 에치백 공정에 의해 식각되면서 플로팅 게이트용 도전막에 어택(attack)을 유발할 수 있다는 문제점을 가지고 있다.
본 발명은 서로 다른 식각 선택비를 갖는 이중 라이너 절연막을 형성하되, 상부에 비해 식각 선택비가 낮은 라이너 절연막을 하부에 형성함으로써, 유효 필드 높이(Effetive Field Height; EFH)의 형상을 원하는 U자 형상으로 용이하게 조절하고, 후속의 습식 식각 공정에 의한 게이트용 도전막의 손실을 방지할 수 있는 반도체 소자의 소자 분리막 형성 방법을 제공함에 있다.
본 발명의 일 실시예에 따른 반도체 소자의 소자 분리막 형성 방법은, 소자 분리 마스크를 이용한 식각 공정으로 반도체 기판의 소자 분리 영역에 트렌치를 형성하는 단계, 트렌치의 일부가 채워지도록 실리콘 소스 가스(Si source gas)를 이용하여 트렌치 표면을 따라 제1 라이너 절연막을 형성하는 단계 및 제1 라이너 절연막을 형성할 때보다 적은 양의 실리콘 소스 가스를 이용하여 제1 라이너 절연막 상에 제2 라이너 절연막을 형성하는 단계를 포함한다.
상기에서, 제2 라이너 절연막 형성 전, 제1 라이너 절연막의 오버행(overhang)을 제거하고, 후속 유효 필드 높이(Effetive Field Height; EFH) 형상을 조절하는데 유리한 측벽 프로파일(profile) 확보를 위해 제1 라이너 절연막의 일부를 식각하는 단계를 더 포함한다. 제1 라이너 절연막은 NF3 가스를 에천 트(etchant)로 사용하여 식각된다.
제1 라이너 절연막은 제2 라이너 절연막보다 식각 선택비가 높은 물질로 형성된다. 제1 라이너 절연막은 실리콘 리치 산화막(Si rich oxide)으로 형성된다. 제2 라이너 절연막은 실리콘 산화막(SiO2)으로 형성된다.
제1 및 제2 라이너 절연막 각각은 고밀도 플라즈마 화학기상증착(High Density Plasma-Chemical Vapor Deposition; HDP CVD) 방법을 이용하여 형성된다. HDP CVD 방법은 실란(Silane, SiH4) 가스와 O2 가스를 반응시킨다.
제1 라이너 절연막 형성 시, 증착 단계에서 O2 가스의 유량보다 SiH4 가스의 유량을 많게 한다. 제2 라이너 절연막 형성 시, 증착 단계에서 SiH4 가스의 유량보다 O2 가스의 유량을 많게 한다.
제1 라이너 절연막은 후속한 습식 식각 공정에서 상기 반도체 기판의 활성 영역에 형성된 도전막의 측벽을 보호한다.
본 발명은 서로 다른 식각 선택비를 갖는 이중 라이너 절연막을 형성하되, 상부에 비해 식각 선택비가 낮은 라이너 절연막을 하부에 형성하고, 하부 라이너 절연막을 형성함으로써, 이중 라이너 절연막을 이용하는 단순한 공정 변경을 통해 후속한 공정에서 EFH의 형상을 원하는 U자 형상으로 용이하게 조절함과 동시에 후 속의 습식 식각 공정에 의한 게이트용 도전막의 손실을 방지할 수 있다.
또한, 본 발명은 하부 라이너 절연막을 형성한 후 식각 공정을 실시하여 오버행을 제거하면서 프로파일을 EFH 형상을 조절하는데 유리하게 만듦으로써, 후속한 공정에서 EFH의 형상을 원하는 U자 형상으로 더욱 용이하게 조절할 수 있다.
이하, 첨부된 도면들을 참조하여 본 발명의 일 실시예를 보다 상세히 설명한다. 그러나, 본 발명의 실시예는 여러 가지 다른 형태로 변형될 수 있으며, 본 발명의 범위가 아래에서 상술하는 실시예로 인해 한정되어지는 것으로 해석되어져서는 안되며, 당업계에서 보편적인 지식을 가진 자에게 본 발명을 보다 완전하게 설명하기 위해서 제공되어지는 것으로 해석되는 것이 바람직하다.
도 1a 내지 도 1d는 본 발명의 일 실시예에 따른 반도체 소자의 소자 분리막 형성 방법을 설명하기 위한 공정 단면도들이다.
도 1a를 참조하면, 반도체 기판(100) 상에 제1 절연막(102), 도전막(104) 및 소자 분리 마스크(106)를 순차적으로 형성한다. 제1 절연막(102)은 NAND 플래시 메모리 소자의 터널 절연막, 디램(DRAM) 제조 공정에서는 게이트 절연막으로 사용하기 위하여 실리콘 산화막(SiO2)으로 형성할 수 있으며, 이 경우 산화(oxidation) 공정으로 형성할 수 있다. 도전막(104)은 NAND 플래시 메모리 소자의 플로팅 게이트(Folating Gate), 디램(DRAM) 제조 공정에서는 게이트 전극으로 사용하기 위한 것으로, 폴리실리콘막, 금속층 또는 이들의 적층막으로 형성할 수 있다. 바람직하게, 도전막(104)은 폴리실리콘막으로 형성할 수 있다.
소자 분리 마스크(106)는 후속한 트렌치 형성 시 식각 마스크로 사용하고, 도전막(104)의 손실(loss)을 방지하기 위한 것으로, 버퍼 산화막, 소자 분리용 질화막 및 하드 마스크막의 적층 구조로 형성할 수 있다. 이때, 버퍼 산화막은 생략 가능하며, 소자 분리용 질화막은 후속한 소자 분리막 형성을 위한 화학적기계적 연마(Chemical Mechanical Polishing; CMP) 공정에서 연마 정지막으로 사용하기 위하여 질화막 계열의 물질로 형성한다. 또한, 하드 마스크막은 산화물, 질화물, SiON 또는 아모퍼스 카본(amorphous carbon)으로 형성할 수 있다.
이어서, 소자 분리 영역의 소자 분리 마스크(106), 도전막(104), 제1 절연막(102) 및 반도체 기판(100)의 일부를 식각하여 트렌치(108)를 형성한다. 보다 구체적으로 설명하면 다음과 같다. 소자 분리 마스크(106) 상에 포토레지스트(미도시)를 도포하고 노광 및 현상 공정을 실시하여 소자 분리 영역의 소자 분리 마스크(106)를 노출시키는 포토레지스트 패턴(미도시)을 형성한다. 이어서, 포토레지스트 패턴을 이용한 식각 공정으로 소자 분리 마스크(106)의 소자 분리 영역을 식각한다. 이후, 포토레지스트 패턴을 제거한다. 계속해서, 소자 분리 마스크(106)를 이용한 식각 공정으로 도전막(104) 및 제1 절연막(102)을 식각한다. 이로써, 소자 분리 영역의 반도체 기판(100)이 노출된다. 소자 분리 마스크(106), 도전막(104) 및 제1 절연막(102)을 식각하는 과정에서 소자 분리 마스크(106)의 하드 마스크막도 일정 두께만큼 식각된다. 이어서, 노출된 소자 분리 영역의 반도체 기판(100)을 일정 깊이 식각한다. 이로써, 소자 분리 영역에 트렌치(108)가 형성된다. 이렇게, 트렌치(108)는 반도체 기판(100)에 ASA-STI(Advanced Self Align-Shallow Trench Isolation) 공정을 실시하여 형성하는 것이 바람직하다.
도 1b를 참조하면, 트렌치(108)의 일부가 채워지도록 트렌치(108)를 포함한 전체 구조 상부에 제1 라이너 절연막(110)을 형성한다. 제1 라이너 절연막(110)은 후속한 유효 필드 높이(Effective Field Height; EFH) 형상 조절 및 후속의 습식 공정에 의한 도전막(104)의 어택(attack)을 방지하기 위하여 식각 선택비가 높은 물질로 형성한다.
바람직하게, 제1 라이너 절연막(110)은 고밀도 플라즈마 화학기상증착(High Density Plasma-Chemical Vapor Deposition; HDP CVD) 방식을 이용한 실리콘 리치 산화막(Si rich oxide)으로 형성한다. 이때, 제1 라이너 절연막(110)은 HDP CVD 방식으로 실리콘 소스 가스(Si source gas)를 이용하여 형성하되, 실란(silane, SiH4) 가스와 산소(O2) 가스를 반응시켜 형성한다. 특히, 제1 라이너 절연막(110)은 증착 단계에서 SiH4/O2 가스의 유량비를 조절하되, O2 가스의 유량보다 SiH4 가스의 유량을 많게 하여 형성한다.
한편, 제1 라이너 절연막(110) 형성 시 HDP 방식의 증착 특성상 트렌치(108)의 측벽과 제1 절연막(102), 도전막(104) 및 소자 분리 마스크(106)의 측벽에서보다 트렌치(108)의 저면 및 소자 분리 마스크(106) 상부에서 제1 라이너 절연막(110)이 보다 두껍게 형성되며, 소자 분리 마스크(106)의 상부 측벽에는 오버행 형상(overhang, A)이 발생된다.
도 1c를 참조하면, 오버행 형상(도 1b의 A)을 제거하고, 후속 EFH 형상을 조절하는데 유리한 측벽 프로파일(profile) 확보를 위해 제1 라이너 절연막(110)의 식각 공정을 실시한다. 이때, 식각 공정은 NH3 가스를 에천트(etchant)로 이용하여 실시한다.
이로써, 식각 공정에 의해 오버행 형상(도 1b의 A)이 제거된다. 또한, 식각 과정에서 트렌치(108) 측벽뿐만 아니라 제1 절연막(102), 도전막(104) 및 소자 분리 마스크(106)의 측벽에 형성된 제1 라이너 절연막(110)이 일부 두께만큼 식각된다. 따라서, 식각 후 잔류된 제1 라이너 절연막(110)의 측벽 프로파일(profile)이 초기 증착된 제1 라이너 절연막(110)의 프로파일에 비해 원하는 EFH 형상을 확보하는데 있어서 유리하게 된다.
도 1d를 참조하면, 오버행 형상이 제거된 제1 라이너 절연막(110) 상에 제2 라이너 절연막(112)을 형성한다. 제2 라이너 절연막(112)은 후속 EFH 형상을 조절하는데 있어서 유리하도록 제1 라이너 절연막(110)보다 식각 선택비가 낮은 물질로 형성한다.
바람직하게, 제2 라이너 절연막(112)은 HDP CVD 방식을 이용한 실리콘 산화막(SiO2)으로 형성한다. 이때, 제2 라이너 절연막(112)은 HDP CVD 방식으로 제1 라이너 절연막(110)을 형성할 때보다 적은 양의 실리콘 소스 가스(Si source gas)를 이용하여 형성하되, 실란(silane, SiH4) 가스와 산소(O2) 가스를 반응시켜 형성한 다. 특히, 제2 라이너 절연막(112)은 증착 단계에서 SiH4/O2 가스의 유량비를 조절하되, SiH4 가스의 유량보다 O2 가스의 유량을 많게 하여 형성한다.
HDP 방식의 증착 특성상 제2 라이너 절연막(112)은 트렌치(108)의 측벽과 제1 절연막(102), 도전막(104) 및 소자 분리 마스크(106)의 측벽에서보다 트렌치(108)의 저면 및 소자 분리 마스크(106) 상부에서 보다 두껍게 형성된다. 한편, 식각 공정에 의한 제1 라이너 절연막(110)의 상부 프로파일에 의해 제2 라이너 절연막(112)에는 상부 측벽에서 오버행 형상이 발생되지 않는다.
이때, 제1 라이너 절연막(110)과 제2 라이너 절연막(112)으로 적층된 이중 구조의 라이너 절연막(114)이 형성된다.
상기한 바와 같이, 본 발명의 일 실시예에 따르면, 서로 다른 식각 선택비를 갖는 이중 라이너 절연막을 형성하되, 상부에 비해 식각 선택비가 낮은 라이너 절연막을 하부에 형성하므로 EFH 형상을 원하는 U자 형상으로 용이하게 조절할 수 있다. 또한, 하부 라이너 절연막을 형성한 후 식각 공정을 더 실시하여 오버행을 제거하면서 프로파일을 EFH 형상을 조절하는데 더욱 유리하게 만들어 준다.
이처럼, 본 발명에서는 서로 다른 식각 선택비를 갖는 이중 라이너 절연막을 이용하는 단순한 공정 변경을 통해 후속한 공정에서 EFH의 형상을 원하는 U자 형상으로 용이하게 조절함과 동시에 후속의 습식 식각 공정에 의한 게이트용 도전막의 손실을 방지할 수 있다.
도시하지 않았으나, 후속으로 트렌치(108)를 채우도록 제2 라이너 절연 막(112) 상에 PSZ막을 형성한 후 트렌치(108)가 형성된 영역에만 PSZ막이 잔류되도록 PSZ막을 소자 분리용 질화막이 노출되는 시점까지 평탄화한 다음 PSZ막의 두께를 낮추는 공정을 실시한다. 그런 다음, 트렌치(108)가 채워지도록 PSZ막 상에 HDP 산화막을 증착한 후 트렌치(108)가 형성된 영역에만 HDP 산화막이 잔류되도록 HDP 산화막을 소자 분리용 질화막이 노출되는 시점까지 평탄화한 다음 EFH 조절 공정을 실시한다.
본 발명은 상기에서 서술한 실시예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있으며, 상기의 실시예는 본 발명의 개시가 완전하도록 하며 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이다. 따라서, 본 발명의 범위는 본원의 특허 청구 범위에 의해서 이해되어야 한다.
도 1a 내지 도 1d는 본 발명의 일 실시예에 따른 반도체 소자의 소자 분리막 형성 방법을 설명하기 위한 공정 단면도들이다.
<도면의 주요부분에 대한 부호의 설명>
100 : 반도체 기판 102 : 제1 절연막
104 : 도전막 106 : 소자 분리 마스크
108 : 트렌치 110 : 제1 라이너 절연막
112 : 제2 라이너 절연막 114 : 라이너 절연막

Claims (11)

  1. 소자 분리 마스크를 이용한 식각 공정으로 반도체 기판의 소자 분리 영역에 트렌치를 형성하는 단계;
    상기 트렌치의 일부가 채워지도록 실리콘 소스 가스를 이용하여 상기 트렌치 표면을 따라 제1 라이너 절연막을 형성하는 단계; 및
    상기 제1 라이너 절연막을 형성할 때보다 적은 양의 실리콘 소스 가스를 이용하여 제1 라이너 절연막 상에 제2 라이너 절연막을 형성하는 단계를 포함하는 반도체 소자의 소자 분리막 형성 방법.
  2. 제 1 항에 있어서, 상기 제2 라이너 절연막 형성 전,
    상기 제1 라이너 절연막의 오버행을 제거하고, 후속 EFH 형상을 조절하는데 유리한 측벽 프로파일 확보를 위해 상기 제1 라이너 절연막의 일부를 식각하는 단계를 더 포함하는 반도체 소자의 소자 분리막 형성 방법.
  3. 제 2 항에 있어서,
    상기 제1 라이너 절연막은 NF3 가스를 에천트로 사용하여 식각되는 반도체 소자의 소자 분리막 형성 방법.
  4. 제 1 항에 있어서,
    상기 제1 라이너 절연막은 상기 제2 라이너 절연막보다 식각 선택비가 높은 물질로 형성되는 반도체 소자의 소자 분리막 형성 방법.
  5. 제 4 항에 있어서,
    상기 제1 라이너 절연막은 실리콘 리치 산화막(Si rich oxide)으로 형성되는 반도체 소자의 소자 분리막 형성 방법.
  6. 제 4 항에 있어서,
    상기 제2 라이너 절연막은 실리콘 산화막(SiO2)으로 형성되는 반도체 소자의 소자 분리막 형성 방법.
  7. 제 1 항에 있어서,
    상기 제1 및 제2 라이너 절연막 각각은 HDP CVD 방법을 이용하여 형성되는 반도체 소자의 소자 분리막 형성 방법.
  8. 제 7 항에 있어서,
    상기 HDP CVD 방법은 SiH4 가스와 O2 가스를 반응시키는 반도체 소자의 소자 분리막 형성 방법.
  9. 제 8 항에 있어서,
    상기 제1 라이너 절연막 형성 시, 증착 단계에서 상기 O2 가스의 유량보다 상기 SiH4 가스의 유량을 많게 하는 반도체 소자의 소자 분리막 형성 방법.
  10. 제 8 항에 있어서,
    상기 제2 라이너 절연막 형성 시, 증착 단계에서 상기 SiH4 가스의 유량보다 상기 O2 가스의 유량을 많게 하는 반도체 소자의 소자 분리막 형성 방법.
  11. 제 1 항에 있어서,
    상기 제1 라이너 절연막은 후속한 습식 식각 공정에서 상기 반도체 기판의 활성 영역에 형성된 도전막의 측벽을 보호하는 반도체 소자의 소자 분리막 형성 방법.
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