JP2007227901A - 半導体素子の素子分離膜形成方法 - Google Patents

半導体素子の素子分離膜形成方法 Download PDF

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Abstract

【課題】トレンチ素子分離膜のギャップフィルマージン(gap fill margin)を向上させるための半導体素子の素子分離膜形成する製造方法を提供する。
【解決手段】半導体基板１０上にトンネル酸化膜１１及びフローティングゲート用導電膜１２を形成する段階;上記導電膜１２、トンネル酸化膜１１及び半導体基板１０の一部を除去してトレンチを形成する段階;上記トレンチを形成した後に全体構造の表面に沿って第1のHDP酸化膜１４を形成する段階;上記トレンチが満たされるように上記HDP酸化膜形成後の全体構造の上部にSOD絶縁膜１５を形成する段階;上記導電膜が露出されるように上記SOD絶縁膜を平坦化する段階;上記SDD絶縁膜の一部を除去してリセスを形成する段階;及び上記リセスを含む全体構造の上部に第2のHDP酸化膜１６を形成する段階を含む。
【選択図】 図１Ｅ

Description

本発明は、半導体素子の素子分離膜形成方法に関するものであり、特に、トレンチ素子分離膜のギャップフィルマージン(gap fill margin)を向上させるための半導体素子の素子分離膜形成方法に関するものである。
一般に、半導体素子は個々の回路パターンを電気的に分離するための素子分離領域を含む。半導体素子が高集積化され、微細化されるにつれて各個別素子のサイズを縮小させるだけでなく、素子分離領域の縮小に関する研究が活発に進行している。その理由は、素子分離領域の形成は、全ての半導体素子の製造の初期段階として活性領域のサイズ及び後工程段階の工程マージン(margin)を左右するためである。
最近まで半導体素子の製造に広く用いられるロコス(LOCOS)素子分離方法は、比較的広い面積の素子分離領域を形成するため、半導体素子が高集積化及び微細パターン化されるにつれてその限界点に至った。これにより、半導体基板の一部に対するエッチングによりトレンチ(trench)を形成し、トレンチに絶縁膜をギャップフィル(gap-fill)して素子を分離するトレンチ素子分離方法が提案された。
トレンチ素子分離方法においてトレンチをギャップフィルする絶縁膜として主にHDP(High Density Plasma)酸化膜を用いている。しかし、高集積化によりトレンチのアスペクト比が増加するにつれてHDP酸化膜でトレンチをギャップフィル(gapfill)することが困難になった。実際に、現在用いているHDP装備では、アスペクト比が4以上の場合、ギャップフィルが困難な状況であるが、現在開発中の60nmナンドフラッシュデバイス(nandflash device)の場合、素子分離用トレンチのアスペクト比が5.5程度になるため、現実的にHDP酸化膜を利用したトレンチギャップフィルが困難な状況である。
このような問題を解決するために、HDP蒸着工程に対する多くの研究を進行しているが、よい結果が得られていないのが現状である。
本発明は、前述した従来技術の問題を解決するために案出したものであり、素子分離用トレンチギャップフィルマージンを向上させることができる半導体素子の素子分離膜形成方法を提供することにその目的がある。
本発明の一側面による半導体素子の素子分離膜形成方法は、素子分離用トレンチが形成された半導体基板を提供する段階;上記素子分離用トレンチを含む全表面上に第1の絶縁膜を形成する段階;上記素子分離用トレンチが埋め込まれるように全面にSOD(SpinOn Dielectric)絶縁膜を形成する段階;上記半導体基板が露出されるように上記SOD絶縁膜を平坦化する段階;上記SOD絶縁膜を一定の厚さ除去して上記素子分離用トレンチの上部を露出させる段階;及び上記素子分離用トレンチを含む全面に第2の絶縁膜を形成する段階を含む。
本発明の他の側面による半導体素子の素子分離膜形成方法は、半導体基板上にトンネル酸化膜及びフローティングゲート用導電膜を形成する段階;上記導電膜、トンネル酸化膜及び半導体基板の一部を除去してトレンチを形成する段階;上記トレンチを形成した後に全体構造の表面に沿って第1のHDP酸化膜を形成する段階;上記トレンチが満たされるように上記HDP酸化膜形成後の全体構造の上部にSOD絶縁膜を形成する段階;上記導電膜が露出されるように上記SOD絶縁膜を平坦化する段階;上記SDD絶縁膜の一部を除去してリセスを形成する段階;及び上記リセスを含む全体構造の上部に第2のHDP酸化膜を形成する段階を含む。
上述した通り、本発明は次のような効果がある。
第１に、素子特性に悪影響を及ぼす素子分離膜内のボイドの発生を容易に、また完全に防止することができるため、素子フェイルの様相を減らすことができ、歩留まりを向上させることができる。
第２に、今後、デバイスが継続して微細パターン化しても、新たな装備を用いる必要がなく、既存の装備を用いて優れた特性を有する素子分離膜を形成することができるため、装備の投資費用を節減することができる。
第３に、後続工程でSOD絶縁膜が露出されないため、SOD絶縁膜の損失が防止され、素子分離特性を確保することができる。
第４に、トンネル酸化膜の側面に厚い第1の絶縁膜を形成して湿式エッチャントからトンネル酸化膜を保護することができる。従って、ボイドの発生を根本的に防止することができる。
第５に、SOD絶縁膜を形成した後にCMP工程を実施してSOD絶縁膜の厚さを均一に形成することができるため、後続の絶縁膜ギャップフィルマージンを向上させることができ、実効フィールド高(EFH)の変異(variation)を減らすことができる。
以下、添付した図面を参照して本発明の望ましい実施例を説明する。しかし、本発明は、以下で開示される実施例により限定されるものではなく、互いに異なる多様な形態で具現することができ、本発明の範囲が次に詳述する実施例により限定されるものではない。単に、本実施例は本発明の開示が完全であるようにし、通常の知識を有する者に発明の範疇を完全に知らせるために提供されるものであり、本発明の範囲は、本願の特許請求の範囲により理解されなければならない。
図1A〜図1Eは、本発明の実施例による半導体素子の素子分離膜形成工程の断面図であり、ナンドフラッシュメモリ素子のSA-STI(Self Aligned Shallow TrenchIsolation)スキームに適用した場合である。
まず、図1Aで示されるように、半導体基板(10)上にトンネル酸化膜(11)とフローティングゲート用ポリシリコン膜(12)を順次形成し、写真食刻工程でフローティングゲート用ポリシリコン膜(12)とトンネル酸化膜(11)及び半導体基板(10)の一定の深さをエッチングして素子分離用トレンチ(13)を形成する。次いで、素子分離用トレンチ(13)を含む全表面上に第1の絶縁膜(14)を形成する。第1の絶縁膜(14)としては、HDP(HighDensity Plasma)酸化膜を100〜2000Åの厚さで形成することが望ましい。この時、第1の絶縁膜(14)は、トレンチ(13)を含む全表面上に薄く蒸着されるが、A部分に示されたようにトンネル酸化膜(11)の側面には他の部分に比べて厚く形成される。
次いで、図1Bで示されるように、トレンチ(13)を含む全面にSOD(Spin On Dielectric)方法で流れ性を有するPSZ(polysilazane)物質をコーティングする、SOD方法でコーティング工程を実施する時は、物質自体の粘度が低く、流れる性質があるため、トレンチ(13)をボイドなしに埋め込むことができる。この時、PSZ物質のコーティングの厚さは1000〜8000Åになるようにする。その後、H2O及びO2雰囲気で300〜1200℃で湿式熱処理工程を実施し、PSZ物質を固形化させてSOD絶縁膜(15)を形成する。
即ち、図2で示されるように、PSZ物質はSi、H及びNからなっているがH2OまたはO2ガス雰囲気で熱処理すれば、SiO2からなるSOD絶縁膜(15)が形成される。そして、副産物としてNH3及びH2が発生するが、これらは気体状態で排出される。
SOD絶縁膜(15)は、HDP酸化膜に比べて埋め込み特性は非常に良好であるが、湿式エッチャント(wetetchant)に対してエッチング速度が速いため、後続工程で用いられる湿式エッチャントに露出されれば、急激に損失するようになり、素子的な問題が誘発される短所がある。これに対し、後続工程でSOD絶縁膜(15)が露出されないようにSOD絶縁膜(15)の厚さを低くする必要がある。
一方、PSZ物質は、セル領域の中央部分に比べてセル領域のエッジ(edge)部分及び周辺回路の領域で薄くコーティングされ、PSZ物質を熱処理して形成するSOD絶縁膜(15)もPSZ物質と同一のプロファイルを有する。このような状態でSOD絶縁膜(15)の厚さを低くするためのエッチング工程を実施すれば、セル領域の中央部分に比べてセル領域のエッジ部分と周辺回路領域がさらに低い高さまでエッチングされ、これにより後続絶縁膜の埋め込み時にギャップフィルマージンが減るようになり、最終実効フィールド高(EffectiveField Height : EFH)の変化幅が増加する問題が発生する。
これに対し、図1Cで示されるように、SOD絶縁膜(15)に対する平坦化工程を実施し、トレンチ(13)以外の部分に形成された第1の絶縁膜(14)とSOD絶縁膜(15)を除去する。
平坦化工程では、CMP(Chemical Mechanical Polishing)工程を用いるのが望ましく、CMP工程のスラリー(slurry)としては、酸化膜対比ポリシリコン膜の選択比が大きいHSS(High Selective Slurry)を用いる。このようにHSSを用いれば、SOD絶縁膜(15)の厚さに関係なくポリシリコン膜(12)が露出された時点でCMP工程が止まる。
その後、図1Dで示されるように、湿式エッチャント(wet etchant)を用いてSOD絶縁膜(15)を300〜2000Å 程度エッチングしてトレンチ(13)の上部を露出させる。湿式エッチャントとしては、BOE(BufferOxide Etchant)やHFを用いる。
この時、トンネル酸化膜(11)が湿式エッチャントによりエッチングされれば、後続の絶縁膜埋め込み時のボイド発生の原因になる。しかし、トンネル酸化膜(11)の側面に第1の絶縁膜(14)が厚く形成された状態であるため、SOD絶縁膜(15)のエッチング工程時にトンネル酸化膜(11)は露出されず、第1の絶縁膜(14)により保護されるようになり、ボイドの発生が根本的に防止される。
以後、図1Eで示されるように、トレンチ(13)を含む全面に第2の絶縁膜(16)を形成する。第2の絶縁膜(16)としては、1000〜6000Åの厚さのHDP酸化膜を用いて形成する。SOD絶縁膜(15)により、トレンチ(13)がある程度埋め込まれた状態であるため、第2の絶縁膜(16)により埋め込まなければならないトレンチ(13)深さは非常に浅い。従って、トレンチ(13)のギャップフィルマージンは十分である。
以後、示されていないが、ポリシリコン膜(12)が露出されるように第2の絶縁膜(16)に対する平坦化工程を実施して素子分離膜を形成する。
前述した実施例では、本発明を半導体基板(10)上にトンネル酸化膜(11)とフローティングゲート用ポリシリコン膜(12)を形成した後にトレンチ(13)を形成し、これに絶縁膜を埋め込んで素子分離膜を形成するSA-STIスキームに適用した場合について言及したが、本発明は、これに限定されず、トレンチを形成し、これに絶縁膜を埋め込んで素子分離膜を形成する全ての半導体素子製造方法に適用可能であることを明確にして置く。
本発明の実施例による半導体素子の素子分離膜形成工程の断面図。 本発明の実施例による半導体素子の素子分離膜形成工程の断面図。 本発明の実施例による半導体素子の素子分離膜形成工程の断面図。 本発明の実施例による半導体素子の素子分離膜形成工程の断面図。 本発明の実施例による半導体素子の素子分離膜形成工程の断面図。 PSZ物質の分子結合まの構造及び熱処理工程による固形化された絶縁膜形成の過程を示した図面。
符号の説明
10 :半導体基板
11 :トンネル酸化膜
12 :ポリシリコン膜
13 :トレンチ
14 :第1の絶縁膜
15 : SOD絶縁膜
16 :第2の絶縁膜

Claims (16)

  1. 素子分離用トレンチが形成された半導体基板を提供する段階;
    上記素子分離用トレンチを含む全表面上に第1の絶縁膜を形成する段階;
    上記素子分離用トレンチが埋め込まれるように全面にSOD(Spin On Dielectric)絶縁膜を形成する段階;
    上記半導体基板が露出されるように上記SOD絶縁膜を平坦化する段階;
    上記SOD絶縁膜を一定の厚さ除去して上記素子分離用トレンチの上部を露出させる段階;及び
    上記素子分離用トレンチを含む全面に第2の絶縁膜を形成する段階を含む半導体素子の素子分離膜形成方法。
  2. 上記第1の絶縁膜と上記第2の絶縁膜をHDP酸化膜で形成する請求項1に記載の半導体素子の素子分離膜形成方法。
  3. 上記第1の絶縁膜を100〜2000Åの厚さで形成する請求項1に記載の半導体素子の素子分離膜形成方法。
  4. 上記SOD絶縁膜は、流れ性を有するPSZ(Ploysilazae)膜をコーティングする段階;及び
    上記PSZ膜を熱処理する段階を通じて形成する請求項1に記載の半導体素子の素子分離膜形成方法。
  5. 上記PSZ膜を1000〜8000Åの厚さでコーティングする請求項4に記載の半導体素子の素子分離膜形成方法。
  6. 上記熱処理をH2OまたはO2ガス雰囲気で300〜1200℃の温度で実施する請求項4に記載の半導体素子の素子分離膜形成方法。
  7. 上記SOD絶縁膜エッチング時に湿式エッチング工程を用いる請求項1に記載の半導体素子の素子分離膜形成方法。
  8. 上記エッチングされるSOD絶縁膜の厚さが300〜2000Åである請求項1に記載の半導体素子の素子分離膜形成方法。
  9. 上記第2の絶縁膜を1000〜6000Åの厚さで形成する請求項1に記載の半導体素子の素子分離膜形成方法。
  10. 半導体基板上にトンネル酸化膜及びフローティングゲート用導電膜を形成する段階;
    上記導電膜、トンネル酸化膜及び半導体基板の一部を除去してトレンチを形成する段階;
    上記トレンチを形成した後に全体構造の表面に沿って第1のHDP酸化膜を形成する段階;
    上記トレンチが満たされるように上記HDP酸化膜の形成後の全体構造の上部にSOD絶縁膜を形成する段階;
    上記導電膜が露出されるように上記SOD絶縁膜を平坦化する段階;
    上記SDD絶縁膜の一部を除去してリセスを形成する段階;及び
    上記リセスを含む全体構造の上部に第2のHDP酸化膜を形成する段階を含む半導体素子の素子分離膜形成方法。
  11. 上記SOD絶縁膜は、PSZ物質を形成した後、熱処理して形成される請求項10に記載の半導体素子の素子分離膜形成方法。
  12. 上記熱処理は、H2OまたはO2ガス雰囲気で施される請求項11に記載の半導体素子の素子分離膜形成方法
  13. 上記リセスは、湿式エッチャントにより形成される請求項10に記載の半導体素子の素子分離膜形成方法。
  14. 上記湿式エッチャントは、BOEまたはHFを含む請求項13に記載の半導体素子の素子分離膜形成方法。
  15. 上記SODは、CMP工程により平坦化される請求項10に記載の半導体素子の素子分離膜形成方法。
  16. 上記CMP工程時に酸化膜対比シリコン選択比が大きいスラリーを用いる請求項15に記載の半導体素子の素子分離膜形成方法。
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Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2009071168A (ja) * 2007-09-14 2009-04-02 Toshiba Corp 不揮発性半導体記憶装置及びその製造方法
US8173515B2 (en) 2008-07-22 2012-05-08 Elpida Memory, Inc. Method for manufacturing semiconductor device

Families Citing this family (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100861311B1 (ko) * 2007-09-10 2008-10-01 주식회사 하이닉스반도체 반도체 소자의 소자분리막 형성방법
KR101002548B1 (ko) 2007-10-10 2010-12-17 주식회사 하이닉스반도체 반도체 소자의 소자 분리막 형성 방법
KR101002493B1 (ko) 2007-12-28 2010-12-17 주식회사 하이닉스반도체 반도체 메모리 소자의 소자 분리막 형성 방법
KR101026384B1 (ko) * 2008-12-26 2011-04-07 주식회사 하이닉스반도체 반도체 소자의 배선을 절연시키는 방법
US8264066B2 (en) * 2009-07-08 2012-09-11 Taiwan Semiconductor Manufacturing Company, Ltd. Liner formation in 3DIC structures
CN103594412A (zh) * 2012-08-13 2014-02-19 中芯国际集成电路制造(上海)有限公司 一种浅沟槽隔离结构的制作方法和浅沟槽隔离结构
TWI509689B (zh) * 2013-02-06 2015-11-21 Univ Nat Central 介電質材料形成平台側壁的半導體製造方法及其半導體元件
WO2018075986A1 (en) 2016-10-21 2018-04-26 Paricon Technologies Corporation Cable-to-board connector

Family Cites Families (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100568100B1 (ko) * 2001-03-05 2006-04-05 삼성전자주식회사 트렌치형 소자 분리막 형성 방법
KR100505419B1 (ko) * 2003-04-23 2005-08-04 주식회사 하이닉스반도체 반도체 소자의 소자분리막 제조방법
US7297995B2 (en) * 2004-08-24 2007-11-20 Micron Technology, Inc. Transparent metal shielded isolation for image sensors
US7390710B2 (en) * 2004-09-02 2008-06-24 Micron Technology, Inc. Protection of tunnel dielectric using epitaxial silicon
EP1891669A2 (en) * 2005-06-15 2008-02-27 Dow Corning Corporation Method of curing hydrogen silses quioxane and densification in nano-scale trenches

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2009071168A (ja) * 2007-09-14 2009-04-02 Toshiba Corp 不揮発性半導体記憶装置及びその製造方法
US8173515B2 (en) 2008-07-22 2012-05-08 Elpida Memory, Inc. Method for manufacturing semiconductor device

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Publication number Publication date
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US20070196997A1 (en) 2007-08-23
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