KR20090044910A - 반도체 소자의 소자 분리막 형성방법 - Google Patents

반도체 소자의 소자 분리막 형성방법 Download PDF

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Abstract

본 발명은 트렌치(trench) 구조를 갖는 반도체 소자의 소자 분리막 형성방법에 있어서, 소자 분리막 매립 특성을 개선시킬 수 있는 반도체 소자의 소자 분리막 형성방법을 제공하기 위한 것으로, 이를 위해 본 발명은 기판 내에 트렌치를 형성하여 활성영역을 정의하는 단계와, 상기 트렌치의 내측벽에 산화 방지막을 형성하는 단계와, 상기 트렌치 저부로 노출된 상기 기판을 산화시켜 매몰 절연층을 형성하는 단계와, 상기 트렌치가 매립되도록 상기 매몰 절연층 상에 소자 분리막용 절연막을 형성하는 단계를 포함하는 반도체 소자의 소자 분리막 형성방법을 제공한다.
반도체 소자, 비휘발성 메모리 소자, 낸드 플래시 메모리 소자, 소자 분리막

Description

반도체 소자의 소자 분리막 형성방법{METHOD FOR FORMING AN ISOLATION LAYER IN SEMICONDUCTOR DEVICE}
본 발명은 반도체 제조기술에 관한 것으로, 특히 STI(Shallow Trench Isolation) 공정을 통해 소자 분리 공정이 이루어지는 반도체 소자의 소자 분리막 형성방법에 관한 것이다.
최근들어 반도체 소자의 고집적화에 따라 소자 분리 공정은 LOCOS(LOCal Oxidation of Silicon) 공정 대신에 STI(Shallow Trench Isolation) 공정을 사용하고 있다.
그러나, STI 공정을 적용한 소자 분리 공정은 기판 내에 트렌치(trench)를 형성한 후, 트렌치 내부에 소자 분리막용 절연막을 매립시켜 소자 분리막을 형성하기 때문에 트렌치 깊이에 많은 영향을 받고 있다. 더욱이, 소자가 고집적화되어 갈수록 트렌치의 깊이는 더욱 깊어져 종횡비(aspect ratio)가 증대되기 때문에 소자 분리막의 매립 특성이 더욱 열화될 수밖에 없다. 이러한 종횡비 증대에 따른 소자 분리막용 절연막 매립 불량에 의해 소자 분리막 내부에 공극(void)이 형성된다. 이러한 공극은 누설전류를 유발시키는 요인으로 작용하여 소자 동작 신뢰성을 저하시 킨다.
따라서, 본 발명은 종래기술의 문제점을 해결하기 위해 제안된 것으로서, 트렌치 구조를 갖는 반도체 소자의 소자 분리막 형성방법에 있어서, 소자 분리막 매립 특성을 개선시킬 수 있는 반도체 소자의 소자 분리막 형성방법을 제공하는데 그 목적이 있다.
상기한 목적을 달성하기 위한 일 측면에 따른 본 발명은, 기판 내에 트렌치를 형성하여 활성영역을 정의하는 단계와, 상기 트렌치의 내측벽에 산화 방지막을 형성하는 단계와, 상기 트렌치 저부로 노출된 상기 기판을 산화시켜 매몰 절연층을 형성하는 단계와, 상기 트렌치가 매립되도록 상기 매몰 절연층 상에 소자 분리막용 절연막을 형성하는 단계를 포함하는 반도체 소자의 소자 분리막 형성방법을 제공한다.
상기한 구성을 포함하는 본 발명에 의하면, 다음과 같은 효과들을 얻을 수 있다.
첫째, 본 발명에 의하면, 트렌치를 적정 깊이보다 얇게 형성한 후 그 저부에 산화공정을 실시하여 매몰 절연층을 형성한 다음 트렌치가 매립되도록 소자 분리막을 형성함으로써 종횡비를 감소시켜 소자 분리막용 절연막의 매립 특성을 개선시킬 수 있다.
둘째, 본 발명에 의하면, 매몰 절연층을 비활성영역(필드영역)-소자 분리막이 형성될 영역-에서 활성영역까지 확장시켜 이웃하는 것끼리 서로 연결시킴으로써 소자, 예컨대 트랜지스터의 구동시 활성화 전류가 활성영역의 하부를 통해 다른 트랜지스터로 흐르는 누설전류 경로를 차단하도록 하고, 이를 통해 깊은 트렌치를 형성하지 않더라도 트랜지스터의 누설전류를 없앨 수 있어 트렌치 깊이를 감소시킬 수 있다.
이하에서는, 본 발명의 가장 바람직한 실시예를 첨부한 도면을 참조하여 설명한다. 또한, 도면들에 있어서, 층 및 영역들의 두께와 간격은 설명의 편의와 명확성을 기하기 위하여 과장되어진 것이며, 층이 다른 층 또는 기판 '상' 또는 '상부'에 있다고 언급되어지는 경우에 그것은 다른 층 또는 기판 상에 직접 형성될 수 있거나, 또는 그들 사이에 제3의 층이 개재될 수도 있다. 또한, 명세서 전체에 걸쳐서 동일한 도면번호로 표시된 부분은 동일한 층을 나타내며, 각 도면번호에 영문을 포함하는 경우 동일층이 식각, 이온주입 또는 연마 공정을 통해 일부가 변형된 것을 의미한다.
실시예
도 1a 내지 도 1i는 본 발명의 실시예에 따른 반도체 소자의 소자 분리막 형성방법을 설명하기 위하여 도시한 공정 단면도이다.
먼저, 도 1a에 도시된 바와 같이, 반도체 기판(100) 상에 기판(100)의 활성영역(active region)을 보호하기 위해 완충막(101)을 형성한다. 이때, 완충막(101) 은 산화막, 예컨대 실리콘산화막(SiO2)으로 형성하며, 그 제조방법으로는 건식 산화공정, 습식 산화공정 또는 라디컬 이온(radical ion)을 이용한 산화공정을 이용할 수 있다. 또한, 완충막(101)은 10~100Å 두께로 형성할 수 있다.
이어서, 완충막(101) 상에 식각 마스크로 사용되는 감광막 패턴의 두께 부족을 보상하기 위해 하드 마스크(104)를 형성한다. 이때, 하드 마스크(104)는 단층 또는 서로 다른 식각 선택비를 갖는 이종의 막이 적층된 적층 구조로 형성할 수도 있다. 예컨대, 적층 구조로 형성하는 경우, 질화막(102)과 산화막(103)의 적층 구조로 형성한다. 더욱 구체적으로 실리콘질화막(Si3N4)과 실리콘산화막(SiO2)의 적층 구조로 형성한다. 또한, 질화막(102)은 100~700Å 두께로 형성하고, 산화막(103)은500~2000Å 두께로 형성한다.
이와 같이, 하드 마스크(104)를 적층 구조로 형성하는 이유는 증착공정 또는 제거공정시 기판(100)의 손상을 최소화하기 위함이다. 예컨대, 질화막(102)의 경우 증착공정 뿐만 아니라 제거공정시 많은 스트레스(stress)를 유발시킨다. 특히, 제거공정시 인산(H3PO4) 용액을 사용하고 있는데, 기판(100)이 장시간 인산 용액에 노출되는 경우 손상을 입어 소자 특성이 저하되는 문제가 발생될 수도 있기 때문이다. 따라서, 질화막(102)의 두께는 최소화하면서 감광막 패턴의 두께 부족을 보상하기 위해 질화막(102) 상에 기판(100)의 손상을 최소화할 수 있는 산화막(103)을 형성한다.
이어서, STI 공정을 위한 식각공정을 실시하여 하드 마스크(104), 완충 막(101) 및 기판(100)을 일부 식각한다. 이로써, 기판(100) 내부에는 일정 깊이를 갖는 트렌치(105)가 형성된다. 이때, 트렌치(105)의 깊이와 폭은 소자의 고집적화와 특성-소자 간 분리 특성-에 따라 적절히 제어될 수 있다. 구체적으로, 트렌치(105)의 깊이는 소자 간 분리가 효과적으로 이루어질 수 있는 적정 깊이보다 작은 깊이로 형성한다. 바람직하게, 그 깊이는 후속 공정을 통해 형성될 매몰 절연층(108B, 도 1i참조)의 두께에 따라 결정되며, 예컨대 기판(100) 상면을 기준으로 500~1500Å 깊이로 형성한다.
이어서, 도 1b에 도시된 바와 같이, 트렌치(105, 도 1a참조) 내부에 산화공정을 실시하여 측벽 보상막(106)을 형성할 수 있다. 이때, 산화공정은 트렌치 형성공정시 손상된 기판(100)을 치유하기 위하여 라디컬 이온을 이용한 산화공정으로 실시하는 것이 바람직하며, 실리콘산화막(SiO2)으로 10~100Å 두께로 형성할 수 있다. 또한, 측벽 보상막(106)은 기판(100)의 치유 기능 이외에, 후속 공정을 통해 측벽 보상막(106) 상에 형성될 산화 방지막(107) 제거공정시 식각 장벽층으로 기능한다.
이어서, 측벽 보상막(106) 상에 산화 방지막(107)을 형성한다. 이때, 산화 방지막(107)은 질화막, 예컨대 실리콘질화막(Si3N4)으로 10~100Å 두께로 형성할 수 있다.
한편, 측벽 보상막(106)과 산화 방지막(107)은 피복률(step coverage) 특성을 좋게 하기 위하여 저압화학기상증착(Low Pressure Chemical Vapor Deposition, 이하, LPCVD라 함)을 이용하여 전체 상면을 따라 라이너(liner) 형태로 형성할 수도 있다.
이어서, 도 1c에 도시된 바와 같이, 하드 마스크(104)를 식각 장벽층으로 이용한 식각공정을 실시하여 선택적으로 산화 방지막(107A)을 식각한다. 이때, 식각공정은 이방성 식각공정, 예컨대 플라즈마 식각 장비를 이용한 건식식각공정으로 실시하여 트렌치(105, 도 1a참조)의 측벽을 제외한 상부와 저부에 형성된 산화 방지막(107A)과 측벽 보상막(106A)을 선택적으로 식각한다. 이로써, 트렌치(105)의 저부가 노출된다.
이어서, 도 1d에 도시된 바와 같이, 산화 방지막(107A) 사이로 노출되는 트렌치(105, 도 1a참조)의 저부에 산화공정, 예컨대 열 산화공정을 실시하여 매몰 절연층(108), 예컨대 열 산화막을 형성한다. 이때, 매몰 절연층(108)은 비활성영역(필드영역)-소자 분리막이 형성될 영역-에서 활성영역으로 버즈 비크(bird's beak) 형태로 확장된 형태를 갖도록 형성한다. 이러한 열 산화공정은 O2 또는 H2O 가스를 이용하여 퍼니스(furnace) 장비 내에서 실시할 수 있으며, 이때 온도는 700~1200℃ 온도에서 실시한다.
이어서, 도 1e에 도시된 바와 같이, 트렌치(105, 도 1a참조)의 저부에 형성된 매몰 절연층(108A)을 일부 식각하여 그 두께를 감소시킨다. 그 이유는 후속 열공정, 즉 열 산화공정에 의해 비활성영역과 활성영역 사이에 형성된 매몰 절연층(108A)의 버즈 비크가 계속 성장할 수 있도록 산소 원자의 확산 길이를 감소시키 기 위함이다. 이때, 매몰 절연층(108A) 식각공정은 건식 또는 습식식각공정 모두 가능하다.
이어서, 도 1f에 도시된 바와 같이, 열 산화공정을 추가로 실시하여 활성영역까지 확장되어 이웃하는 것끼리 서로 연결되도록 매몰 절연층(108B)을 형성한다. 이로써, 활성영역은 매몰 절연층(108B)에 의해 상하로 분리된다. 이때, 열 산화공정은 700~1200℃의 온도에서 O2 또는 H2O 가스를 이용하여 퍼니스 장비 내에서 실시할 수 있다.
이어서, 도 1g에 도시된 바와 같이, 산화 방지막(107A, 도 1f참조)을 제거할 수 있다. 이때, 산화 방지막(107A)은 측벽 보상막(106A)을 식각 장벽층으로 이용하여 실시한다. 예컨대, 산화막에 대한 식각 선택비가 높은 인산(H3PO4) 용액을 사용하여 실시한다.
한편, 산화 방지막(107A)은 제거하지 않고, 그대로 잔류시킬 수도 있는데, 그 이유는 트렌치(105, 도 1a참조) 형성 전에 기판(100B) 내에 주입된 불순물 이온, 예컨대, 트랜지스터의 문턱전압 조절을 위한 불순물 이온들이 소자 분리막으로 확산되는 것을 방지하기 위함이다. 불순물 이온들이 소자 분리막으로 확산되는 경우 불순물 이온의 도핑 농도가 감소하게 되어 소자 특성이 저하될 수 있기 때문이다.
이어서, 도 1h에 도시된 바와 같이, 트렌치(105, 도 1a참조)가 매립되도록 소자 분리막용 절연막(109)을 증착한다. 이때, 절연막(109)은 높은 종횡비에서도 매립 특성이 우수한 HDP-CVD(High Density Plasma-Chemical Vapor Deposition) 방식을 이용하여 USG(Un-doped Silicate Glass)막으로 형성할 수 있다. 이외에도, 스핀 코팅 방식으로 도포되는 SOD(Spin On Dielectric)막으로 형성할 수도 있다. 이 경우 SOD 단일막으로 형성하는 것보다, USG막(HDP-CVD)과 SOD막의 적층 구조로 형성한다.
이어서, 절연막(109)을 평탄화한다. 이때, 평탄화공정은 식각공정, 예컨대 에치백(etch back) 또는 화학적 기계적 연마(Chemical Mechanical Polishing, 이하, CMP라 함) 공정으로 실시할 수 있다. 예컨대, CMP 공정은 하드 마스크(104)의 질화막(102)을 연마 정지막으로 사용하여 산화막(103)이 연마되어 제거되도록 실시할 수 있다.
이어서, 도 1i에 도시된 바와 같이, 질화막(102, 도 1h참조)을 인산 용액을 이용하여 제거한 후 완충막(101, 도 1h참조)을 제거하여 소자 분리막(109A)을 형성한다.
전술한 바와 같이, 본 발명의 기술 사상은 바람직한 실시예에서 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며, 그 제한을 위한 것이 아님을 주의하여야 한다. 특히, 본 발명의 실시예에서는 STI 공정에 대해서만 설명하였으나, 비휘발성 메모리 소자, 예컨대 낸드 플래시 메모리 소자에서 적용하는 SA-STI(Self Aligned-STI), SA-FG(Self Aligned-Floating Gate), ASA-STI(Advanced Self Aligned-STI) 공정에도 적용할 수 있다. 구체적으로, ASA-STI 공정의 경우, 도 1a에서 완충막(101)을 형성하기 전에 기판(100) 상에 터널링 절연막과 플로팅 게이트용 도전막을 더 형성하며, 이후 공정은 전술한 STI 공정과 동일하다. 또한, 본 발명은 이 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 다양한 실시예들이 가능함을 이해할 수 있을 것이다.
도 1a 내지 도 1i는 본 발명의 실시예에 따른 반도체 소자의 소자 분리막 형성방법을 도시한 공정 단면도.
<도면의 주요 부분에 대한 부호의 설명>
100, 100A, 100B : 반도체 기판 101 : 완충막
102 : 질화막 103 : 산화막
104 : 하드 마스크 105 : 트렌치
106, 106A : 측벽 보상막 107, 107A : 산화 방지막
108, 108A, 108B : 매몰 절연층 109 : 소자 분리막용 절연막
109A : 소자 분리막

Claims (11)

  1. 기판 내에 트렌치를 형성하여 활성영역을 정의하는 단계;
    상기 트렌치의 내측벽에 산화 방지막을 형성하는 단계;
    상기 트렌치 저부로 노출된 상기 기판을 산화시켜 매몰 절연층을 형성하는 단계; 및
    상기 트렌치가 매립되도록 상기 매몰 절연층 상에 소자 분리막용 절연막을 형성하는 단계
    를 포함하는 반도체 소자의 소자 분리막 형성방법.
  2. 제 1 항에 있어서,
    상기 매몰 절연층은 상기 활성영역으로 확장시켜 이웃하는 것끼리 서로 연결되도록 형성하는 반도체 소자의 소자 분리막 형성방법.
  3. 제 1 항에 있어서,
    상기 매몰 절연층을 형성하는 단계는,
    제1 열 산화공정을 실시하여 상기 트렌치 저부에 열 산화막을 형성하는 단계;
    상기 열 산화막을 일부 식각하여 두께를 감소시키는 단계; 및
    제2 열 산화공정을 실시하여 상기 열 산화막이 이웃하는 것끼리 서로 연결되도록 상기 활성영역으로 확장시키는 단계
    를 포함하는 반도체 소자의 소자 분리막 형성방법.
  4. 제 3 항에 있어서,
    상기 제1 및 제2 열 산화공정은 O2 또는 H2O 가스를 이용하여 퍼니스 장비 내에서 실시하는 반도체 소자의 소자 분리막 형성방법.
  5. 제 3 항에 있어서,
    상기 열 산화막을 형성하는 단계는 상기 열 산화막이 상기 활성영역 방향으로 버즈 비크(bird's beak)를 갖도록 실시하는 반도체 소자의 소자 분리막 형성방법.
  6. 제 1 항에 있어서,
    상기 산화 방지막을 형성하는 단계 전,
    상기 트렌치 내측벽에 측벽 보상막을 형성하는 단계를 더 포함하는 반도체 소자의 소자 분리막 형성방법.
  7. 제 6 항에 있어서,
    상기 산화 방지막은 질화막으로 형성하고, 상기 측벽 보상막은 산화막으로 형성하는 반도체 소자의 소자 분리막 형성방법.
  8. 제 1 항에 있어서,
    상기 소자 분리막용 절연막을 형성하는 단계 전,
    상기 산화 방지막을 제거하는 단계를 더 포함하는 반도체 소자의 소자 분리막 형성방법.
  9. 제 1 항에 있어서,
    상기 트렌치를 형성하는 단계는,
    상기 기판 상에 완충막을 형성하는 단계;
    상기 완충막 상에 하드 마스크를 형성하는 단계; 및
    상기 하드 마스크, 상기 완충막 및 상기 기판을 일부 식각하는 단계
    를 포함하는 반도체 소자의 소자 분리막 형성방법.
  10. 제 9 항에 있어서,
    상기 하드 마스크는 질화막과 산화막의 적층 구조로 형성하는 반도체 소자의 소자 분리막 형성방법.
  11. 제 9 항에 있어서,
    상기 완충막을 형성하는 단계 전,
    상기 기판 상에 터널링 절연막을 형성하는 단계; 및
    상기 터널링 절연막 상에 플로팅 게이트용 도전막을 형성하는 단계
    를 더 포함하는 반도체 소자의 소자 분리막 형성방법.
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