KR20070053842A - 반도체소자의 트랜치 아이솔레이션 형성방법 - Google Patents

반도체소자의 트랜치 아이솔레이션 형성방법 Download PDF

Info

Publication number
KR20070053842A
KR20070053842A KR1020050111547A KR20050111547A KR20070053842A KR 20070053842 A KR20070053842 A KR 20070053842A KR 1020050111547 A KR1020050111547 A KR 1020050111547A KR 20050111547 A KR20050111547 A KR 20050111547A KR 20070053842 A KR20070053842 A KR 20070053842A
Authority
KR
South Korea
Prior art keywords
forming
trench
film
insulating film
amorphous silicon
Prior art date
Application number
KR1020050111547A
Other languages
English (en)
Inventor
안태항
Original Assignee
주식회사 하이닉스반도체
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 주식회사 하이닉스반도체 filed Critical 주식회사 하이닉스반도체
Priority to KR1020050111547A priority Critical patent/KR20070053842A/ko
Publication of KR20070053842A publication Critical patent/KR20070053842A/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/76—Making of isolation regions between components
    • H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
    • H01L21/76224—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using trench refilling with dielectric materials
    • H01L21/76227—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using trench refilling with dielectric materials the dielectric materials being obtained by full chemical transformation of non-dielectric materials, such as polycristalline silicon, metals
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02225—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer
    • H01L21/02227—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a process other than a deposition process
    • H01L21/0223—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a process other than a deposition process formation by oxidation, e.g. oxidation of the substrate
    • H01L21/02233—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a process other than a deposition process formation by oxidation, e.g. oxidation of the substrate of the semiconductor substrate or a semiconductor layer
    • H01L21/02236—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a process other than a deposition process formation by oxidation, e.g. oxidation of the substrate of the semiconductor substrate or a semiconductor layer group IV semiconductor
    • H01L21/02238—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a process other than a deposition process formation by oxidation, e.g. oxidation of the substrate of the semiconductor substrate or a semiconductor layer group IV semiconductor silicon in uncombined form, i.e. pure silicon
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/26—Bombardment with radiation
    • H01L21/263—Bombardment with radiation with high-energy radiation
    • H01L21/265—Bombardment with radiation with high-energy radiation producing ion implantation
    • H01L21/26506—Bombardment with radiation with high-energy radiation producing ion implantation in group IV semiconductors

Abstract

본 발명의 반도체소자의 트랜치 아이솔레이션 형성방법은, 반도체기판 위에 하드마스크막패턴을 형성하는 단계와, 하드마스크막패턴을 식각마스크로 한 식각으로 반도체기판에 소자분리를 위한 트랜치를 형성하는 단계와, 트랜치를 갖는 반도체기판에 트랜치가 모두 매립되지 않을 정도의 두께를 갖는 절연막을 형성하는 단계와, 절연막 위에 트랜치가 매립되도록 비정질실리콘막을 형성하는 단계와, 그리고 비정질실리콘막에 산소이온을 주입하여 비정질실리콘막을 산화시키는 단계를 포함한다.
트랜치 아이솔레이션, 보이드(void), 심(seam), 매립특성, 산소이온주입

Description

반도체소자의 트랜치 아이솔레이션 형성방법{Method of fabricating the trench isolation for the semiconductor device}
도 1 내지 도 4는 본 발명에 따른 반도체소자의 트랜치 아이솔레이션 형성방법을 설명하기 위하여 나타내 보인 단면도들이다.
본 발명은 반도체소자의 트랜치 아이솔레이션 형성방법에 관한 것으로서, 특히 보이드 결함이 없는 반도체소자의 트랜치 아이솔레이션 형성방법에 관한 것이다.
최근 반도체소자의 고집적화 경향에 따라 소자간의 분리 거리가 매우 짧아짐으로써, 기존의 전통적인 로코스(LOCOS; LOCal Oxidation of Silicon) 아이솔레이션 방법으로는 불가능한 치수의 소자간 아이솔레이션을 위해, 반도체기판에 트랜치를 형성하고 이 트랜치를 실리콘 산화물과 같은 절연물로 매립함으로써 소자간 아이솔레이션을 실현하는 트랜치 아이솔레이션 방법이 널리 사용되고 있다.
종래의 반도체소자의 트랜치 아이솔레이션 형성방법을 설명하면, 먼저 실리콘기판과 같은 반도체기판 위에 패드산화막 및 패드질화막을 순차적으로 적층한다. 그리고 패드질화막 위에 패드질화막의 일부 표면을 노출시키는 개구부를 갖는 마스크막패턴을 형성한다. 그리고 이 마스크막패턴을 식각마스크로 한 식각공정으로 패드질화막 및 패드산화막의 노출부분을 순차적으로 제거한다. 그러면 패드산화막패턴 및 패드질화막패턴이 순차적으로 적층된 구조가 만들어지고, 이 구조에 의해 트랜치 아이솔레이션이 형성될 반도체기판 표면이 노출된다. 다음에 마스크막패턴을 제거한 후에 식각공정을 수행하여 노출된 반도체기판을 일정 깊이로 식각하여 트랜치를 형성한다. 다음에 트랜치 형성을 위한 식각공정에 의해 발생된 트랜치 내벽손상을 제거하기 위하여 산화막을 트랜치 내벽에 형성한다. 다음에 매립절연막으로 트랜치를 매립시킨다. 그리고 패드질화막패턴이 노출되도록 화학적기계적평탄화(CMP)법을 이용한 평탄화공정을 수행한다. 그리고 남은 패드질화막패턴 및 패드산화막패턴을 제거하면 트랜치 아이솔레이션막이 만들어진다.
이와 같은 트랜치 아이솔레이션 형성과정에 있어서, 상기 매립절연막으로 최근 고밀도플라즈마(HDP; High Density Plasma) 산화막이 주로 사용된다. 그런데 반도체소자의 집적도가 급격하게 증가함에 따라, 소자분리영역의 폭도 급격하게 감소하고, 그 결과 고밀도플라즈마 산화막의 매립(gap-fill)특성도 점점 열악해지고 있는 실정이다. 이와 같은 매립특성의 저하로 인하여, 고밀도플라즈마 산화막이 트랜치 내부를 완전히 채우지 못하고, 보이드(void)가 형성된다. 이와 같은 보이드는 후속공정에서 원하지 않는 전기적인 통로를 제공하여 소자불량을 야기할 수 있으며, 이와 같은 불량발생에 의해 수율이 감소된다는 문제가 있다.
본 발명이 이루고자 하는 기술적 과제는, 내부에 보이드 결함이 발생하지 않도록 하는 반도체소자의 트랜치 아이솔레이션 형성방법을 제공하는 것이다.
상기 기술적 과제를 달성하기 위하여, 본 발명에 따른 반도체소자의 트랜치 아이솔레이션 형성방법은, 반도체기판 위에 하드마스크막패턴을 형성하는 단계; 상기 하드마스크막패턴을 식각마스크로 한 식각으로 상기 반도체기판에 소자분리를 위한 트랜치를 형성하는 단계; 상기 트랜치를 갖는 반도체기판에 상기 트랜치가 모두 매립되지 않을 정도의 두께를 갖는 절연막을 형성하는 단계; 상기 절연막 위에 상기 트랜치가 매립되도록 비정질실리콘막을 형성하는 단계; 및 상기 비정질실리콘막에 산소이온을 주입하여 상기 비정질실리콘막을 산화시키는 단계를 포함하는 것을 특징으로 한다.
상기 절연막은, 고밀도플라즈마 산화막, O3-TEOS 산화막 또는 SOG 산화막을 포함할 수 있다.
상기 절연막은 상온 내지 650℃의 온도에서 500 내지 5000Å의 두께로 형성하는 것이 바람직하다.
상기 절연막을 형성한 후에 800 내지 1100℃의 온도에서의 열처리를 수행하는 단계를 더 포함할 수 있다.
상기 비정질실리콘막은 400 내지 700℃의 온도에서 300 내지 1500Å의 두께로 형성하는 것이 바람직하다.
상기 산소이온을 주입하는 단계는, 5 내지 70keV의 주입에너지 및 1×1015atoms/㎠ 이상의 도우즈로 수행하는 것이 바람직하다.
이하 첨부 도면을 참조하여 본 발명의 바람직한 실시예를 상세히 설명하기로 한다. 그러나, 본 발명의 실시예들은 여러 가지 다른 형태로 변형될 수 있으며, 본 발명의 범위가 아래에서 상술하는 실시예들로 인해 한정되어지는 것으로 해석되어져서는 안된다.
도 1 내지 도 4는 본 발명에 따른 반도체소자의 트랜치 아이솔레이션 형성방법을 설명하기 위하여 나타내 보인 단면도들이다.
먼저 도 1에 도시된 바와 같이, 실리콘기판과 같은 반도체기판(100) 위에 패드산화막(111') 및 패드질화막(112')이 순차적으로 적층되어 이루어지는 하드마스크막(110')을 형성한다. 상기 반도체기판(100)은 활성영역 및 소자분리영역을 갖는데, 여기서 활성영역은 소자가 형성될 영역이며, 소자분리영역은 소자간의 전기적인 분리를 위한 영역이다.
다음에 도 2에 도시된 바와 같이, 소정의 마스크막패턴, 예컨대 포토레지스트막패턴(미도시)을 이용한 패터닝을 수행하여 패드질화막(112') 및 패드산화막(111')의 노출부분을 제거한다. 그러면 반도체기판(100)의 활성영역(101)들 사이의 소자분리영역을 노출시키는 하드마스크막패턴(110)이 만들어진다. 이 하드마스크막패턴(110)은 패드산화막패턴(111) 및 패드질화막패턴(112)이 순차적으로 적층되는 구조를 갖는다. 다음에 상기 하드마스크막패턴(110)을 식각마스크로 한 식각으로 반도체기판(100)의 소자분리영역을 일정 깊이로 식각하여, 소자분리를 위한 트랜치(120)를 형성한다. 이때 상기 식각은 건식식각방법을 사용하는데 트랜치(120)의 경사각이 90도 보다 작도록 한다.
다음에 도 3에 도시된 바와 같이, 트랜치를 갖는 반도체기판(100)에 절연막(131)을 형성하는데, 이때 절연막(131)의 두께는 트랜치(120)가 모두 매립되지 않을 정도가 되도록 한다. 절연막(131)은, 플라즈마 인헨스드 화학기상증착(PE CVD; Plasma Enhanced Chemical Vapor Deposition) 산화막 계열인 고밀도플라즈마 산화막이나, O3-TEOS(tetraethlyorthosilicate) 산화막과 같은 HARP(High Aspect Ratio Process) 산화막이나, 또는 SOG(Spin On Glass) 계열의 산화막을 포함할 수 있다. 이 절연막(131)은 상온 내지 650℃의 온도에서 대략 500 내지 5000Å의 두께로 형성한다. 절연막(131)을 형성한 후에는 대략 800 내지 1100℃의 온도에서의 열처리를 수행할 수 있다.
다음에 절연막(131) 위에 트랜치(120)가 모두 매립되도록 도핑되지 않은 비정질실리콘(Amorphous Silicon)막(132)을 형성한다. 이 비정질실리콘막(132)은 일반적인 산화막보다 스텝커버리지(step coverage)가 우수한 것으로 알려져 있으며, 따라서 트랜치(120) 내부를 보이드 없이 매립시킬 수 있다. 상기 비정질실리콘막(132)은 대략 400 내지 700℃의 온도에서 300 내지 1500Å의 두께로 형성한다.
다음에 도 4에 도시된 바와 같이, 평탄화를 수행하여 하드마스크막패턴(110) 표면이 노출되도록 한다. 상기 평탄화는 화학적기계적평탄화(CMP)방법을 사용하여 수행할 수 있다. 다음에 소정의 마스크막패턴, 예컨대 포토레지스트막패턴(미도시)을 이온주입장벽층으로 비정질실리콘막(도 3의 132)에 산소이온을 주입하여 비정질실리콘막(132)을 산화시킨다. 이 산소이온을 주입하는 단계는, 대략 5 내지 70keV의 주입에너지 및 대략 1×1015atoms/㎠ 이상의 도우즈로 수행한다. 상기 산소이온주입에 의해, 비정질실리콘막(132)은 SiOx 형태의 산화막(132')이 되며, 따라서 절연막(131) 및 SiOx 형태의 산화막(132')으로 이루어진 보이드 없는 트랜치 아이솔레이션막(130)이 만들어진다. 상기 산소이온주입을 수행한 후에는, 통상의 하드마스크막패턴(110) 제거공정을 수행한다.
지금까지 설명한 바와 같이, 본 발명에 따른 반도체소자의 트랜치 아이솔레이션 형성방법에 의하면, 트랜치의 일부를 절연막으로 채운 뒤에 상대적으로 스텝커버리지가 우수한 비정질실리콘으로 트랜치의 나머지를 모두 채우고, 비정질실리콘을 후속의 산소이온주입으로 산화시킴으로써, 소자의 집적도가 증가하더라도 내부에 보이드가 형성되지 않는 트랜치 아이솔레이션을 형성할 수 있다는 이점이 제공된다.
이상 본 발명을 바람직한 실시예를 들어 상세하게 설명하였으나, 본 발명은 상기 실시예에 한정되지 않으며, 본 발명의 기술적 사상 내에서 당 분야에서 통상의 지식을 가진 자에 의하여 여러 가지 변형이 가능함은 당연하다.

Claims (6)

  1. 반도체기판 위에 하드마스크막패턴을 형성하는 단계;
    상기 하드마스크막패턴을 식각마스크로 한 식각으로 상기 반도체기판에 소자분리를 위한 트랜치를 형성하는 단계;
    상기 트랜치를 갖는 반도체기판에 상기 트랜치가 모두 매립되지 않을 정도의 두께를 갖는 절연막을 형성하는 단계;
    상기 절연막 위에 상기 트랜치가 매립되도록 비정질실리콘막을 형성하는 단계; 및
    상기 비정질실리콘막에 산소이온을 주입하여 상기 비정질실리콘막을 산화시키는 단계를 포함하는 것을 특징으로 하는 반도체소자의 트랜치 아이솔레이션 형성방법.
  2. 제1항에 있어서,
    상기 절연막은, 고밀도플라즈마 산화막, O3-TEOS 산화막 또는 SOG 산화막을 포함하는 것을 특징으로 하는 반도체소자의 트랜치 아이솔레이션 형성방법.
  3. 제1항에 있어서,
    상기 절연막은 상온 내지 650℃의 온도에서 500 내지 5000Å의 두께로 형성 하는 것을 특징으로 하는 반도체소자의 트랜치 아이솔레이션 형성방법.
  4. 제1항에 있어서,
    상기 절연막을 형성한 후에 800 내지 1100℃의 온도에서의 열처리를 수행하는 단계를 더 포함하는 것을 특징으로 하는 반도체소자의 트랜치 아이솔레이션 형성방법.
  5. 제1항에 있어서,
    상기 비정질실리콘막은 400 내지 700℃의 온도에서 300 내지 1500Å의 두께로 형성하는 것을 특징으로 하는 반도체소자의 트랜치 아이솔레이션 형성방법.
  6. 제1항에 있어서,
    상기 산소이온을 주입하는 단계는, 5 내지 70keV의 주입에너지 및 1×1015atoms/㎠ 이상의 도우즈로 수행하는 것을 특징으로 하는 반도체소자의 트랜치 아이솔레이션 형성방법.
KR1020050111547A 2005-11-22 2005-11-22 반도체소자의 트랜치 아이솔레이션 형성방법 KR20070053842A (ko)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1020050111547A KR20070053842A (ko) 2005-11-22 2005-11-22 반도체소자의 트랜치 아이솔레이션 형성방법

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020050111547A KR20070053842A (ko) 2005-11-22 2005-11-22 반도체소자의 트랜치 아이솔레이션 형성방법

Publications (1)

Publication Number Publication Date
KR20070053842A true KR20070053842A (ko) 2007-05-28

Family

ID=38275861

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020050111547A KR20070053842A (ko) 2005-11-22 2005-11-22 반도체소자의 트랜치 아이솔레이션 형성방법

Country Status (1)

Country Link
KR (1) KR20070053842A (ko)

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN102280464A (zh) * 2011-09-01 2011-12-14 上海宏力半导体制造有限公司 像素隔离结构以及像素隔离结构制造方法
WO2013143034A1 (zh) * 2012-03-29 2013-10-03 中国科学院微电子研究所 半导体器件制造方法
CN103367395A (zh) * 2012-03-29 2013-10-23 中国科学院微电子研究所 半导体器件及其制造方法

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN102280464A (zh) * 2011-09-01 2011-12-14 上海宏力半导体制造有限公司 像素隔离结构以及像素隔离结构制造方法
WO2013143034A1 (zh) * 2012-03-29 2013-10-03 中国科学院微电子研究所 半导体器件制造方法
CN103367395A (zh) * 2012-03-29 2013-10-23 中国科学院微电子研究所 半导体器件及其制造方法

Similar Documents

Publication Publication Date Title
US6576558B1 (en) High aspect ratio shallow trench using silicon implanted oxide
KR100772554B1 (ko) 비휘발성 메모리 소자의 소자 분리막 형성방법
KR20080095621A (ko) 반도체 소자의 소자 분리막 형성 방법
US20090170280A1 (en) Method of Forming Isolation Layer of Semiconductor Device
JP2008177277A (ja) フラッシュメモリ及びフラッシュメモリの製造方法
JP5020469B2 (ja) 半導体メモリ素子の素子分離膜形成方法
KR20070053842A (ko) 반도체소자의 트랜치 아이솔레이션 형성방법
KR20070098322A (ko) 플래쉬 메모리 소자의 소자분리 방법
KR100700279B1 (ko) 플랫 노아 마스크롬의 제조 방법
US20060063338A1 (en) Shallow trench isolation depth extension using oxygen implantation
KR100561005B1 (ko) 반도체 소자의 제조 방법
KR100562268B1 (ko) 반도체 소자의 소자분리막형성방법
KR100710191B1 (ko) 반도체 소자의 제조 방법
KR100891424B1 (ko) 플래시 메모리 소자 및 이의 형성 방법
KR100675879B1 (ko) 반도체장치의 ｓｔｉ형 소자분리막 형성방법
KR100912986B1 (ko) 반도체 소자의 소자 분리막 형성 방법
KR20030094441A (ko) 반도체 소자의 소자 분리막 형성 방법
KR20070058122A (ko) 반도체 소자의 소자분리막 형성방법
KR100519648B1 (ko) 반도체 소자의 제조 방법
KR100653704B1 (ko) 반도체 소자의 트렌치 소자분리 방법 및 그에 의해 제조된트렌치 소자분리 구조
KR100861311B1 (ko) 반도체 소자의 소자분리막 형성방법
KR100712811B1 (ko) 소자분리용 트랜치 형성방법
KR20030086853A (ko) 반도체 소자의 소자분리 방법
KR100561006B1 (ko) 반도체 소자의 소자 분리막 형성방법
KR100842507B1 (ko) 반도체 소자의 소자 분리막 제조 방법

Legal Events

Date Code Title Description
WITN Withdrawal due to no request for examination