JP5020469B2 - 半導体メモリ素子の素子分離膜形成方法 - Google Patents

半導体メモリ素子の素子分離膜形成方法 Download PDF

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Description

本発明は、半導体メモリ素子の素子分離膜形成方法に係り、さらに詳しくは、ＳＴＩ(Shallow Trench Isolation)方式を適用している半導体メモリ素子の素子分離膜形成工程時にトレンチ形成工程から素子分離膜形成工程まで行われる、ＤＨＦ溶液を用いた洗浄工程時間を短縮させて、素子分離膜に形成されるモウト(moat)の深さを最小化することが可能な半導体メモリ素子の素子分離膜形成方法に関する。
一般的に、フラッシュメモリ素子(FLASH memory device)のようなメモリ素子では、素子分離膜形成工程でＳＴＩ(Shallow Trench Isolation)法が使用されている。ＳＴＩ方式は、既存のＬＯＣＯＳ(LOCal Oxidation of Silicon)法で発生する問題、例えばバースビーク(bird’s beak)現象を解決した。このようなＳＴＩ方式は、トレンチを形成した後、前記トレンチがギャップフィリング(gap filling)されるようにＨＤＰ(High Density Plasma)酸化膜を蒸着し、その後ＣＭＰ(Chemical Mechanical Polishing)工程を用いて平坦化して素子分離膜を形成する工程によって行われる。
ところが、ＳＴＩ方式を適用している素子分離膜形成工程では、素子分離膜のコーナー部位が凹むモウト（または、マイクロトレンチ）が発生する。このようなモウトは、ＳＴＩ方式を適用する素子分離膜形成工程時に多数回繰り返し行われる洗浄工程によって、トレンチの側壁とＨＤＰ酸化膜とが接する界面部位で主に発生する。これは、構造的な特性上、この部位でＨＤＰ酸化膜が十分満たされないため、相対的に洗浄工程時に使用される洗浄溶液に脆弱であるためと知られている。このようなモウトは半導体メモリ素子の動作特性を劣化させる原因となることもある。特に、ＮＡＮＤフラッシュメモリ素子では、電気的な特性であるセルのしきい値電圧、漏れ電流及びアクティブ領域の臨界寸法(critical dimension)などに多くの影響を与えるため、最近はモウトの深さ制御が重要なイッシュとして台頭している。
一般に、ＳＴＩ法を適用しているＤＲＡＭ(Dynamic Random Access Memory)素子または、ＮＡＮＤフラッシュメモリ素子の素子分離膜形成工程の場合には、トレンチ形成工程後、素子分離膜を形成するまで約１０回〜１５回程度洗浄工程が行われている。普通、洗浄工程はＤＨＦ(Diluted HF)とＳＣ−１（ＮＨ４ＯＨ／Ｈ２Ｏ２／Ｈ２Ｏ）溶液で行われる。このような反復的な洗浄工程によってＮＡＮＤフラッシュメモリ素子の場合には、モウトが約１５０Åの深さに形成されている。このような反復的な洗浄工程のうち、ＨＤＰ(High Density Plasma)酸化膜蒸着後にセル領域のパッド酸化膜を除去するための洗浄工程は、パッド酸化膜除去以外に周辺回路領域(peripheral region)の高電圧領域と低電圧領域のゲート酸化膜を一定の厚さにリセス(recess)させるために行われるが、ゲート酸化膜を一定の厚さにリセスさせるためにそれだけ洗浄工程時間が増加し、これによりモウトの深さはそれだけさらに深くなって素子の特性を劣化させる。
そこで、本発明は、かかる問題点を解決するために創案されたもので、その目的は、半導体メモリ素子の素子分離膜形成工程時にトレンチ形成工程から素子分離膜形成工程まで行われる、ＤＨＦ溶液を用いた洗浄工程時間を短縮させて、素子分離膜に形成されるモウトの深さを最小化することが可能な半導体メモリ素子の素子分離膜形成方法を提供することにある。
上記目的を達成するために、本発明は、セル領域、低電圧領域、および高電圧領域を含む半導体基板上にパッド酸化膜を形成する段階と、前記パッド酸化膜上にパッド窒化膜を蒸着する段階と、前記パッド窒化膜、前記パッド酸化膜及び前記半導体基板の一部をエッチングしてトレンチを形成する段階と、前記トレンチが埋め込まれるように絶縁膜を蒸着する段階と、前記絶縁膜を平坦化する段階と、前記パッド窒化膜を除去する段階と、素子分離膜のコーナー部位に発生されるモウトの深さを減少させるために、ＤＨＦ洗浄工程とＳＣ−１洗浄工程を用いた前処理洗浄工程、あるいはＢＯＥ洗浄工程とＳＣ−１洗浄工程を用いた前処理洗浄工程を行って前記高電圧領域に形成された前記パッド酸化膜が一定の厚さに残留されるように前記高電圧領域に形成された前記パッド酸化膜をエッチングターゲットの厚さだけリセスして、前記セル領域および前記低電圧領域に形成された前記パッド酸化膜を除去する段階とを含み、前記ＤＨＦ洗浄工程または前記ＢＯＥ洗浄工程は、前記前処理洗浄工程において、前記高電圧領域に形成された前記パッド酸化膜の前記エッチングターゲットの厚さである６０Å〜１００Åに対して１／２以上、且つ３／４以下に前記高電圧領域に形成された前記パッド酸化膜が１次リセスされる時間の間に行い、前記ＳＣ−１洗浄工程は、前記パッド酸化膜がリセスされる６０℃以上、且つ７０℃以下の温度範囲内で前処理洗浄工程において、前記高電圧領域に形成された前記パッド酸化膜の前記エッチングターゲットの厚さである６０Å〜１００Åに対して１／４以上、且つ１／２以下に前記高電圧領域に形成された前記パッド酸化膜が２次リセスされる時間の間に行われることを特徴とする半導体メモリ素子の素子分離膜形成方法が提供される。
本発明によれば、トンネル酸化膜の形成前に行われる前処理洗浄工程の際にＳＣ−１洗浄工程を６０℃以上、且つ７０℃以下の温度範囲で行うことにより、ＤＨＦ洗浄工程時だけでなく、ＳＣ−１洗浄工程時にもセル領域及び周辺回路領域の酸化膜に対するリセスが行われるようにして、ＤＨＦ洗浄時間を減少させることができる。したがって、ＤＨＦによるシリコン基板の損失を最小化してモウトの深さを制御することができる。
以下、添付図面を参照しながら、本発明に係る好適な実施例を詳細に説明する。ところが、本発明は、下記の実施例に限定されるものではなく、互いに異なる様々な形態で実現できる。但し、本実施例は、本発明の開示を完全にし、当該分野で通常の知識を有する者に本発明を十分理解させるために提供される。
図１〜図４は本発明の好適な実施例に係る半導体メモリ素子の素子分離膜形成方法を説明するために示す断面図である。下記では、説明の便宜のために、ＮＡＮＤフラッシュメモリ素子の素子分離膜形成工程を一例として説明し、セル領域は「Ｃｅｌｌ」と表示し、高電圧領域は「ＨＶ」と表示し、低電圧領域は「ＬＶ」と表示した。
図１（ａ）を参照すると、前処理洗浄工程の処理された半導体基板１０が提供される。ここで、前処理洗浄工程は、ＤＨＦ（Diluted HF；例えば、５０：１の割合にてＨ２Ｏで希釈されたＨＦ溶液）洗浄工程で洗浄した後、ＳＣ−１（ＮＨ４ＯＨ／Ｈ２Ｏ２／Ｈ２Ｏ溶液が所定の割合で混合された溶液）洗浄工程で洗浄し、或いはＢＯＥ（Buffer Oxide Etchant：例えば、１００：１または３００：１の割合にてＨ２Ｏで希釈されたＨＦとＮＨ４Ｆの混合溶液［ＨＦとＮＨ４Ｆの比は１：４〜１：７］）洗浄工程で洗浄した後、ＳＣ−１洗浄工程で洗浄することができる。
その後、半導体基板１０上にスクリーン酸化膜（図示せず）を形成する。ここで、前記スクリーン酸化膜は、後続の工程で行われるウェル及びしきい値電圧イオン注入工程時に半導体基板１０の界面が損傷することを防止するために形成される。
その次、半導体基板１０内にイオン注入工程を行ってウェル（図示せず）を形成する。半導体基板１０がｐ型基板の場合、前記ウェルはＴＮウェル(Triple N-well)またはＰウェルからなる。ＴＮ−ウェルはリン(phosphorus)Ｐを用いたイオン工程によって形成し、Ｐウェルはホウ素Ｂを用いたイオン注入工程によって形成する。
その後、チャネルを形成するために半導体基板１０にしきい値電圧イオン注入工程を行う。
次に、半導体基板１０上に酸化膜１１を形成する。ここで、酸化膜１１はセル領域Ｃｅｌｌと低電圧領域ＬＶに比べて周辺回路領域となる高電圧領域ＨＶでさらに厚く形成される。一例として、酸化膜１１の形成方法を簡略に説明すると、次の通りである。まず、ウェット酸化工程を行ってセル領域Ｃｅｌｌ、低電圧領域ＬＶ及び高電圧ＨＶを含む全体構造の上部に薄く酸化膜１１を形成した後、高電圧領域ＨＶのオープンされたマスクを用いたウェット酸化工程をもう一回行って高電圧領域ＨＶに厚く酸化膜１１を形成する。このような酸化膜１１は７５０℃〜８００℃の温度範囲内でウェット酸化工程を行った後、９００℃〜９１０℃の温度範囲内でＮ２を用いたアニール工程によって形成することができる。
一方、前記工程段階では、説明の便宜のために説明されていないが、前記工程段階を行う過程中に少なくとも１回以上ＤＨＦとＳＣ−１を用いて洗浄工程を行うことができる。
次に、説明の便宜のために、セル領域Ｃｅｌｌに形成された酸化膜１１はパッド酸化膜１１ａとし、低電圧領域ＬＶに形成された酸化膜１１は低電圧ゲート酸化膜１１ｂとし、高電圧領域ＨＶに形成された酸化膜１１は高電圧ゲート酸化膜１１ｃとする。
図１（ｂ）を参照すると、パッド酸化膜１１ａ、低電圧ゲート酸化膜１１ｂ及び高電圧ゲート酸化膜１１ｃを含む全体構造の上部にパッド窒化膜１２を蒸着する。パッド窒化膜１２はＬＰＣＶＤ(Low Pressure Chemical Vapor Deposition)法で蒸着することができる。
図１（ｃ）を参照すると、パッド窒化膜１２を含む全体構造の上部にフォトレジストを塗布した後、フォトマスクを用いた露光工程及び現像工程を順次行ってフォトレジストパターン（図示せず）を形成する。
その後、前記フォトレジストパターンをエッチングマスクとして用いたエッチング工程を行ってパッド窒化膜１２、酸化膜１１及び半導体基板１０の一部をエッチングしてトレンチ１３を形成する。これにより、セル領域Ｃｅｌｌ、低電圧領域ＬＶ及び高電圧領域ＨＶにトレンチ１３が形成される。ここで、トレンチ１３は、メモリセル及び／またはトランジスタが相互電気的に独立するように、孤立(isolation)特性確保が可能な深さで形成することが好ましい。
図２（ａ）を参照すると、その後、セル領域Ｃｅｌｌ、低電圧領域ＬＶ及び高電圧領域ＨＶにそれぞれ形成されたトレンチの内部にウォール(wall)酸化工程を行ってウォール酸化膜１４を形成する。ウォール酸化工程は、トレンチ形成工程時に損傷したトレンチの側壁を補償するために、ドライ酸化(dry oxidation)工程で行うことができる。ここで、ドライ酸化工程は、７００℃〜１０００℃の温度範囲で蒸着ターゲットを５０Å〜１５０Åの厚さにして行うことができる。
図２（ｂ）を参照すると、ウォール酸化膜１４を含む全体構造の上部にトレンチ１３が埋め込まれるように素子分離膜用絶縁膜１５を蒸着する。この際、絶縁膜1５はＨＤＰ(High Density Plasma) 酸化膜で形成するが、トレンチ１３の内部にボイドが発生しないようにしてギャップフィリング(gap filling)させることが好ましい。絶縁膜１５は４０００Å〜１００００Å程度の厚さに蒸着することができる。
図３（ａ）を参照すると、絶縁膜１５に対して平坦化工程を行って全体上部を平坦化する。この際、平坦化工程はＣＭＰ(Chemical Mechanical Polishing)法で行うが、パッド窒化膜１２が一定の厚さにリセスされるように行ってパッド窒化膜１２の厚さを制御する。
図３（ｂ）を参照すると、平坦化された全体構造の上部面に対して洗浄工程を行う。この際、洗浄工程は平坦化工程時に損傷したパッド窒化膜１２の上部面を補償し、或いは上部表面に存在する不要な物質などを除去するためにＤＨＦ洗浄工程とＳＣ−１洗浄工程を用いて行う。
図４（ａ）を参照すると、リン酸Ｈ３ＰＯ４を用いたエッチング工程を行って、平坦化工程後残留したパッド窒化膜１２を完全に除去する。この際、エッチング工程は酸化膜１１をエッチング停止層として行って、半導体基板１０が損傷しないように行うことが好ましい。
その後、絶縁膜１５のＥＦＴ(Effective Field Thickness)を５０Å〜１５０Å程度の厚さに制御するために、パッド窒化膜１２の除去された全体構造の上部面に対してＤＨＦ洗浄工程とＳＣ−１洗浄工程を用いた洗浄工程をさらに行うことができる。
図４（ｂ）を参照すると、セル領域Ｃｅｌｌと低電圧領域ＬＶの酸化膜１１ａ、１１ｂを除去する一方、高電圧領域ＨＶのパッド酸化膜である酸化膜１１ｃを一定の厚さだけリセスして一定の厚さはそのまま残留させるために洗浄工程を行う。この際、洗浄工程はＤＨＦ（Diluted HF；５０：１の割合にてＨ２Ｏで希釈されたＨＦ溶液）洗浄工程または、ＢＯＥ（Buffered Oxide Etch）洗浄工程とホットＳＣ−１洗浄工程を用いて行う。一例として、高電圧ゲート酸化膜１１ｃのリセスターゲットを６０Åとして洗浄工程を行う場合、その工程条件はＤＨＦ洗浄工程を用いて２５秒〜３５秒、好ましくは３０秒間行った後、ＳＣ−１洗浄工程を用いて６０℃以上、且つ７０℃以下の温度範囲、好ましくは６５℃の温度で１分〜１１分、好ましくは１０分間行う。即ち、ＳＣ−１洗浄工程は１分間以上、且つ１０分間以下の範囲内で行なわれる。すなわち、前記工程条件によれば、ＤＨＦを用いた洗浄工程（以下、「ＤＨＦ洗浄工程」という）時にリセスされる厚さは３０Åとなり、ホットＳＣ−１を用いた洗浄工程（以下、「ＳＣ−１洗浄工程」という）時にリセスされる厚さは３０Åとなる。勿論、工程条件のうち、特に洗浄時間はリセスターゲットに応じて可変的に変動できる。好ましくは、ＤＨＦ洗浄工程は全体洗浄工程（ＤＨＦ洗浄工程とＳＣ−１洗浄工程を含む）の全体リセス（エッチング）ターゲットに１／２以上、且つ３／４以下程度に半導体基板１０の高電圧領域ＨＶに形成されたパッド酸化膜としての高電圧ゲート酸化膜１１ｃがリセスされる時間の間に行われ、ＳＣ−１洗浄工程は全体リセス（エッチング）ターゲットに１／４以上、且つ１／２以下程度に半導体基板１０の高電圧領域ＨＶに形成されたパッド酸化膜としての高電圧ゲート酸化膜１１ｃがリセスされる時間の間に行われる。例えば、全体リセスターゲットが６０Å〜１００Åの場合、ＤＨＦ洗浄工程は約３０秒間以上、且つ１００秒間以下の範囲内で行われる。
上述した図１〜図４の工程によって素子分離膜が形成される。その後、酸化工程によって、セル領域Ｃｅｌｌ領域にはトンネル酸化膜が形成され、低電圧領域ＬＶには低電圧ゲート酸化膜が形成され、高電圧領域ＨＶＤには高電圧ゲート酸化膜が形成される。
その後、工程は、一般的な工程と同一の方法で行われるので、それについての説明は省略する。
上述したように、本発明の好適な実施例に係る半導体メモリ素子の素子分離膜形成方法では、ＳＣ−１洗浄工程を６０℃以上、且つ７０℃以下の温度範囲で行う。これはモウトの発生に多くの影響を及ぼすＤＨＦ洗浄時間を短縮させるためである。ＳＣ−１洗浄工程を６０℃以上、且つ７０℃以下の温度範囲内で行う場合、酸化膜に対するリセスが行われる。ところが、ＳＣ−１洗浄工程を常温（約２５℃）で行う場合、酸化膜に対するリセスは殆ど発生しない。このため、最終リセスされる厚さは、ＤＨＦとＳＣ−１を用いた洗浄工程時にＤＨＦ洗浄工程によって決定される。したがって、それだけＤＨＦ洗浄時間が増加する。例えば、最終リセスターゲットを６０Åとする場合、ＳＣ−１洗浄工程を常温で行うと、ＤＨＦ洗浄時間は６０秒間かかる。すなわち、本発明の好適な実施例に比べてほぼ２倍の洗浄時間がかかる。したがって、本発明の好適な実施例を適用する場合、シリコン基板１０の損失（約５０Å未満）を最小化しながら、全体的なモウトの深さを５０Å未満に制御することができる。
上述した本発明の好適な実施例に係る半導体メモリ素子の素子分離膜形成方法によって素子分離膜が形成される。前記では、説明の便宜のために簡略に説明した部分もあるが、当業者であれば前述した素子分離膜の形成方法によって、本発明の好適な実施例に係る半導体メモリ素子の素子分離膜を容易に実施することができる。また、前述した本発明の技術的思想は好適な実施例で具体的に記述されたが、これらの実施例は本発明を説明のためのものであり、制限するためのものではないことに注意すべきである。また、本発明は、当業者であれば本発明の技術的思想の範囲内で様々な変形実施が可能であることを理解できよう。
本発明の活用例として、半導体メモリ素子の素子分離膜形成方法に適用出来、さらに詳しくは、ＳＴＩ(Shallow Trench Isolation)方式を適用している半導体メモリ素子の素子分離膜形成工程時にトレンチ形成工程から素子分離膜形成工程まで行われる、ＤＨＦ溶液を用いた洗浄工程時間を短縮させて、素子分離膜に形成されるモウト(moat)の深さを最小化することが可能な半導体メモリ素子の素子分離膜形成方法に適用出来る。
本発明の好適な実施例に係る半導体メモリ素子の素子分離膜形成方法を説明するために示す断面図である。 本発明の好適な実施例に係る半導体メモリ素子の素子分離膜形成方法を説明するために示す断面図である。 本発明の好適な実施例に係る半導体メモリ素子の素子分離膜形成方法を説明するために示す断面図である。 本発明の好適な実施例に係る半導体メモリ素子の素子分離膜形成方法を説明するために示す断面図である。
１０…半導体基板
１１…酸化膜
１１ａ…パッド酸化膜
１１ｂ…低電圧ゲート酸化膜
１１ｃ…高電圧ゲート酸化膜
１２…パッド窒化膜
１３…トレンチ
１４…ウォール酸化膜
１５…絶縁膜

Claims (7)

  1. （ａ）セル領域、低電圧領域、および高電圧領域を含む半導体基板上にパッド酸化膜を形成する段階と、
    （ｂ）前記パッド酸化膜上にパッド窒化膜を蒸着する段階と、
    （ｃ）前記パッド窒化膜、前記パッド酸化膜及び前記半導体基板の一部をエッチングしてトレンチを形成する段階と、
    （ｄ）前記トレンチが埋め込まれるように絶縁膜を蒸着する段階と、
    （ｅ）前記絶縁膜を平坦化する段階と、
    （ｆ）前記パッド窒化膜を除去する段階と、
    （ｇ）素子分離膜のコーナー部位に発生されるモウトの深さを減少させるために、ＤＨＦ洗浄工程とＳＣ−１洗浄工程を用いた前処理洗浄工程、あるいはＢＯＥ洗浄工程とＳＣ−１洗浄工程を用いた前処理洗浄工程を行って前記高電圧領域に形成された前記パッド酸化膜が一定の厚さに残留されるように前記高電圧領域に形成された前記パッド酸化膜をエッチングターゲットの厚さだけリセスして、前記セル領域および前記低電圧領域に形成された前記パッド酸化膜を除去する段階と、
    を含み、
    前記ＤＨＦ洗浄工程または前記ＢＯＥ洗浄工程は、前記前処理洗浄工程において、前記高電圧領域に形成された前記パッド酸化膜の前記エッチングターゲットの厚さである６０Å〜１００Åに対して１／２以上、且つ３／４以下に前記高電圧領域に形成された前記パッド酸化膜が１次リセスされる時間の間に行い、
    前記ＳＣ−１洗浄工程は、前記パッド酸化膜がリセスされる６０℃以上、且つ７０℃以下の温度範囲内で前処理洗浄工程において、前記高電圧領域に形成された前記パッド酸化膜の前記エッチングターゲットの厚さである６０Å〜１００Åに対して１／４以上、且つ１／２以下に前記高電圧領域に形成された前記パッド酸化膜が２次リセスされる時間の間に行われることを特徴とする半導体メモリ素子の素子分離膜形成方法。
  2. 前記ＤＨＦ洗浄工程は、３０秒間以上、且つ１００秒間以下行われることを特徴とする請求項１記載の半導体メモリ素子の素子分離膜形成方法。
  3. 前記ＳＣ−１洗浄工程は、１分間以上、且つ１０分間以下行われることを特徴とする請求項１記載の半導体メモリ素子の素子分離膜形成方法。
  4. 前記ＤＨＦ洗浄工程の際、ＤＨＦは５０：１の割合にてＨ２Ｏで希釈されたＨＦ溶液であることを特徴とする請求項１または請求項２に記載のメモリ素子の素子分離膜形成方法。
  5. 前記パッド酸化膜は、前記半導体基板のセル領域に比べて周辺回路領域の高電圧領域でさらに厚く形成されることを特徴とする請求項１記載の半導体メモリ素子の素子分離膜形成方法。
  6. 前記（ｅ）段階後、平坦化された全体構造の上部面に対してＤＨＦ洗浄工程とＳＣ−１洗浄工程を行う段階をさらに含むことを特徴とする請求項１記載の半導体メモリ素子の素子分離膜形成方法。
  7. 前記（ｆ）段階後、前記パッド窒化膜の除去された全体構造の上部面に対してＤＨＦ洗浄工程とＳＣ−１洗浄工程を行う段階をさらに含むことを特徴とする請求項１記載の半導体メモリ素子の素子分離膜形成方法。
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