KR20060021472A - 반도체 메모리 소자의 소자 분리막 형성방법 - Google Patents

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Abstract

본 발명은 반도체 메모리 소자의 소자 분리막 형성방법에 관한 것으로, 본 발명은 터널 산화막 형성 전에 실시되는 전처리 세정공정시 SC-1 세정공정을 60℃ 내지 70℃의 온도 범위에서 실시한다. 이에 따라, 본 발명에서는 DHF 세정공정 뿐만 아니라 SC-1 세정공정 시에도 셀 영역 및 주변회로 영역에 형성된 산화막(즉, 패드 산화막)에 대한 리세스(recess)가 이루어지도록 하여 DHF 세정시간을 감소시킬 수 있다. 따라서, DHF에 의한 실리콘 기판의 손실을 최소화하여 모트(moat)의 깊이를 제어할 수 있다.
반도체 메모리 소자, 낸드 플래시 메모리 소자, 전처리 세정공정, DHF, SC-1

Description

반도체 메모리 소자의 소자 분리막 형성방법{A METHOD FOR FORMING AN ISOLATION LAYER IN SEMICONDUCTOR MEMORY DEVICE}
도 1 내지 도 9는 본 발명의 바람직한 실시예에 따른 반도체 메모리 소자의 소자 분리막 형성방법을 설명하기 위하여 도시한 단면도들이다.
〈도면의 주요 부분에 대한 부호의 설명〉
10 : 반도체 기판 11 : 산화막
11a : 패드 산화막 11b : 저전압 게이트 산화막
11c : 고전압 게이트 산화막 12 : 패드 질화막
13 : 트렌치 14 : 월 산화막
15 : 절연막
본 발명은 반도체 메모리 소자의 소자 분리막 형성방법에 관한 것으로, STI(Shallow Trench Isolation) 방식을 적용하고 있는 반도체 메모리 소자의 소자 분리막 형성공정시 트렌치(trench) 형성공정부터 소자 분리막 형성공정까지 실시되는 DHF 용액을 이용한 세정공정 시간을 단축시켜 소자 분리막에 형성되는 모트 (moat)의 깊이를 최소화할 수 있는 반도체 메모리 소자의 소자 분리막 형성방법에 관한 것이다.
일반적으로, 플래시 메모리 소자(FLASH memory device)와 같은 메모리 소자에서는 소자 분리막 형성공정으로 STI(Shallow Trench Isolation) 방식이 사용되고 있다. STI 방식은 기존의 LOCOS(LOCal Oxidation of Silicon) 방식에서 발생되는 문제, 예컨대 버즈 비크(bird's beak) 현상을 해결하였다. 이러한 STI 방식은 트렌치(trench)를 형성한 후, 상기 트렌치가 갭 필링(gap filling)되도록 HDP(High Density Plasma) 산화막을 증착하고, 그런 다음 CMP(Chemical Mechanical Polishing) 공정을 이용하여 평탄화하여 소자 분리막을 형성하는 공정으로 이루어진다.
그러나, STI 방식을 적용하고 있는 소자 분리막 형성공정에서는 소자 분리막의 모서리 부위가 움푹 패이는 모트(moat)(또는, 마이크 트렌치(micro trench))가 발생된다. 이러한 모트는 STI 방식을 적용하는 소자 분리막 형성공정시 여러 차례 반복적으로 실시되는 세정공정에 의해 트렌치의 측벽과 HDP 산화막이 접하는 계면 부위에서 주로 발생된다. 이는 구조적인 특성상 이 부위에서 HDP 산화막이 충분히 채워지지 않아 상대적으로 세정공정시 사용되는 세정용액에 취약하기 때문인 것으로 알려져 있다. 이러한 모트는 반도체 메모리 소자의 동작 특성을 열화시키는 원인이 되기도 한다. 특히, 낸드 플래시 메모리 소자에서는 전기적인 특성인 셀의 문턱전압, 누설전류 및 액티브 영역(active region)의 임계치수(critical dimension) 등에 많은 영향을 주기 때문에 최근에는 모트의 깊이 제어가 중요한 이슈로 대두되 고 있다.
일반적으로 STI 방식을 적용하고 있는 DRAM(Dynamic Random Access Memory) 소자 또는 낸드(NAND) 플래시 메모리 소자의 소자 분리막 형성공정의 경우에는 트렌치 형성공정 후 소자 분리막을 형성하기까지 대략 10회 내지 15회 정도 세정공정이 실시되고 있다. 보통 세정공정은 DHF(Diluted HF)와 SC-1(NH4OH/H2O2/H 2O) 용액으로 이루어진다. 이러한 반복적인 세정공정에 의해 낸드 플래시 메모리 소자의 경우에는 모트가 대략 150Å 깊이로 형성되고 있다. 이러한 반복적인 세정공정 중 HDP(High Density Plasma) 산화막 증착 후 셀 영역의 패드 산화막을 제거하기 위한 세정공정은 패드 산화막 제거 이외에 주변회로 영역(peripheral region)인 고전압 영역과 저전압 영역의 게이트 산화막을 일정한 두께로 리세스(recess)시키기 위하여 실시되는데, 게이트 산화막을 일정한 두께로 리세스시키기 위하여 그 만큼 세정공정 시간이 증가되고, 이로 인하여 모트의 깊이는 그 만큼 더 깊어지게 되어 소자 특성을 열화시키게 된다.
따라서, 본 발명의 상기한 문제점을 해결하기 위하여 안출된 것으로, 반도체 메모리 소자의 소자 분리막 형성공정시 트렌치 형성공정부터 소자 분리막 형성공정까지 실시되는 DHF 용액을 이용한 세정공정 시간을 단축시켜 소자 분리막에 형성되는 모트의 깊이를 최소화할 수 있는 반도체 메모리 소자의 소자 분리막 형성방법을 제공하는데 그 목적이 있다.
상기에서 설명한 목적을 구현하기 위한 본 발명의 일측면에 따르면, 패드 산화막이 형성된 반도체 기판을 제공하는 단계와, 상기 패드 산화막 상에 패드 질화막을 증착하는 단계와, 상기 패드 질화막, 상기 패드 산화막 및 상기 반도체 기판의 일부를 식각하여 트렌치를 형성하는 단계와, 상기 트렌치가 매립되도록 절연막을 증착하는 단계와, 상기 절연막을 평탄화하는 단계와, 상기 패드 질화막을 제거하는 단계와, DHF 또는 BOE 세정공정과 SC-1 세정공정을 이용한 전처리 세정공정을 실시하여 상기 패드 산화막을 제거하는 단계를 포함하되, 상기 SC-1 세정공정은 상기 패드 산화막이 리세스되는 온도 범위내에서 실시하는 반도체 메모리 소자의 소자 분리막 형성방법이 제공된다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 설명하기로 한다. 그러나, 본 발명은 이하에서 개시되는 실시예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있으며, 단지 본 실시예는 본 발명의 개시가 완전하도록하며 통상의 지식을 가진자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이다.
도 1 내지 도 9는 본 발명의 바람직한 실시예에 따른 반도체 메모리 소자의 소자 분리막 형성방법을 설명하기 위하여 도시한 단면도들이다. 이하에서는 설명의 편의를 위해 낸드 플래시 메모리 소자의 소자 분리막 형성공정을 일례로 들어 설명하고, 셀 영역은 'Cell'로 표시하고, 고전압 영역은 'HV'로 표시하며, 저전압 영역은 'LV'로 표시하였다.
도 1을 참조하면, 전처리 세정공정 처리된 반도체 기판(10)이 제공된다. 여기서, 전처리 세정공정은 DHF(Diluted HF; 예를 들면, 50:1의 비율로 H20로 희석된 HF용액)로 세정한 후 SC-1(NH4OH/H2O2/H2O 용액이 소정 비율로 혼합된 용액)으로 세정하거나, BOE(Buffer Oxide Etchant; 예컨대, 100:1 또는 300:1의 비율로 H2O로 희석된 HF와 NH4F의 혼합용액[HF와 NH4F의 비는 1:4 내지 1:7])로 세정한 후 SC-1로 세정할 수 있다.
그런 다음, 반도체 기판(10) 상에 스크린 산화막(screen oxide, 미도시)을 형성한다. 여기서, 상기 스크린 산화막은 후속 공정에서 실시되는 웰(well) 및 문턱전압 이온주입공정시 반도체 기판(10)의 계면(surface)이 손상되는 것을 방지하기 위하여 형성된다.
그런 다음, 반도체 기판(10) 내에 이온주입공정을 실시하여 웰(미도시)을 형성한다. 반도체 기판(10)이 p형 기판인 경우 상기 웰은 TN-웰(Triple N-well) 및 P-웰(P-well)로 이루어질 수 있다. TN-웰은 인(Phosphorus, P)을 이용한 이온주입공정을 실시하여 형성하고, P-웰은 보론(Boron, B)을 이용한 이온주입공정을 실시하여 형성한다.
그런 다음, 채널(channel)을 형성하기 위하여 반도체 기판(10)에 문턱전압 이온주입공정을 실시한다.
그런 다음, 반도체 기판(10) 상에 산화막(11)을 형성한다. 여기서, 산화막(11)은 셀 영역(Cell)과 저전압 영역(LV)에 비해 고전압 영역(HV)에서 더 두껍게 형성된다. 일례로, 산화막(11)의 형성방법을 간략하게 설명하면 다음과 같다. 우선, 습식산화공정을 실시하여 셀 영역(Cell), 저전압 영역(LV) 및 고전압 영역(HV)을 포함하는 전체 구조 상부에 얇게 산화막을 형성한 후 고전압 영역(HV)이 오픈된 마스크를 이용한 습식산화공정을 다시 한번 실시하여 고전압 영역(HV)에 두껍게 산화막(11)을 형성한다. 이러한 산화막(11)은 750℃ 내지 800℃의 온도범위 내에서 습식산화공정을 실시한 후 900℃ 내지 910℃ 온도범위에서 N2를 이용한 어닐공정을 실시하여 형성할 수 있다.
한편, 상기 공정 단계에서는 설명의 편의를 위해 설명되진 않았지만 상기 공정 단계들을 수행하는 과정 중에 적어도 1회 이상 DHF와 SC-1을 이용하여 세정공정을 실시할 수 있다.
이하에서는 설명의 편의를 위해 셀 영역(Cell)에 형성된 산화막(11)은 패드 산화막(11a)이라 하고, 저전압 영역(LV)에 형성된 산화막(11)은 저전압 게이트 산화막(11b)이라 하고, 고전압 영역(HV)에 형성된 산화막(11)은 고전압 게이트 산화막(11c)이라 한다.
도 2를 참조하면, 패드 산화막(11a), 저전압 게이트 산화막(11b) 및 고전압 게이트 산화막(11c)을 포함하는 전체 구조 상부에 패드 질화막(12)을 증착한다. 패드 질화막(12)은 LPCVD(Low Pressure Chemical Vapor Deposition) 방식으로 증착할 수 있다.
도 3을 참조하면, 패드 질화막(12)을 포함하는 전체 구조 상부에 포토레지스 트(photoresist)를 도포한 후 포토 마스크(photomask)를 이용한 노광공정 및 현상공정을 순차적으로 실시하여 포토레지스트 패턴(photoresist pattern; 미도시)을 형성한다.
그런 다음, 상기 포토레지스트 패턴을 식각 마스크로 이용한 식각공정을 실시하여 패드 질화막(12), 산화막(11) 및 반도체 기판(10)을 식각하여 트렌치(13)를 형성한다. 이로써, 셀 영역(Cell), 저전압 영역(LV) 및 고전압 영역(HV)에 트렌치(13)가 형성된다. 여기서, 트렌치(13)는 메모리 셀 및/또는 트랜지스터들이 상호 전기적으로 독립되도록 고립(isolation) 특성 확보가 가능한 깊이로 형성하는 것이 바람직하다.
도 4를 참조하면, 그런 다음, 셀 영역(Cell), 저전압 영역(LV) 및 고전압 영역(HV)에 각각 형성된 트렌치 내부에 월(wall) 산화공정을 실시하여 월 산화막(14)을 형성한다. 월 산화공정은 트렌치 형성공정시 손상된 트렌치의 측벽을 보상하기 위하여 건식산화(dry oxidation)공정으로 실시할 수 있다. 여기서, 건식산화공정은 700℃ 내지 1000℃의 온도범위에서 증착타겟을 50Å 내지 150Å의 두께로 하여 진행할 수 있다.
도 5를 참조하면, 월 산화막(14)을 포함하는 전체 구조 상부에 소자 분리막용 절연막(15)을 증착한다. 이때, 절연막(15)은 HDP(High Density Plasma) 산화막으로 형성하되, 트렌치(13)의 내부에 보이드(void)가 발생되지 않도록 갭 필링(gap filling)시키는 것이 바람직하다. 절연막(15)은 4000Å 내지 10000Å 정도의 두께로 증착할 수 있다.
도 6을 참조하면, 절연막(15)에 대하여 평탄화 공정을 실시하여 전체 상부를 평탄화한다. 이때, 평탄화 공정은 CMP(Chemical Mechanical Polishing) 방식으로 실시하되, 패드 질화막(12)이 일정 두께로 리세스(recess)되도록 실시하여 패드 질화막(12)의 두께를 제어한다.
도 7을 참조하면, 평탄화된 전체 구조 상부면에 대하여 세정공정을 실시한다. 이때, 세정공정은 평탄화 공정시 손상된 패드 질화막(12)의 상부면을 보상하거나, 상부 표면에 존재하는 불필요한 물질 등을 제거하기 위하여 DHF와 SC-1을 이용하여 실시한다.
도 8을 참조하면, 인산(H3PO4)을 이용한 식각공정을 실시하여 평탄화 공정 후 잔류된 패드 질화막(12)을 완전히 제거한다. 이때, 식각공정은 산화막(11)을 식각 정지층으로 실시하여 반도체 기판(10)이 손상되지 않도록 실시하는 것이 바람직하다.
그런 다음, 절연막(15)의 EFT(Effective Field Thickness)를 50Å 내지 150Å 정도의 두께로 제어하기 위하여 DHF와 SC-1을 이용한 세정공정을 더 실시할 수도 있다.
도 9를 참조하면, 셀 영역(Cell)과 저전압 영역(LV)의 산화막(11a, 11b)을 제거하는 한편, 고전압 영역(HV)의 산화막(11c)을 일정 두께로 리세스시키기 위하여 세정공정을 실시한다. 이때, 세정공정은 DHF(Diluted HF; 50:1의 비율로 H20로 희석된 HF용액)(또는, BOE)와 핫(hot) SC-1을 이용하여 실시한다. 일례로, 고전압 게이트 산화막(11c)의 리세스 타겟(target)을 60Å으로 하여 세정공정을 실시하는 경우, 그 공정조건은 DHF를 이용하여 25초 내지 35초, 바람직하게는 30초 동안 실시한 후 SC-1을 이용하여 60℃ 내지 70℃, 바람직하게는 65℃의 온도에서 1분 내지 11분, 바람직하게는 10분 동안 실시한다. 즉, 상기 공정조건에 의하면, DHF을 이용한 세정공정(이하, 'DHF 세정공정'이라 함)시 리세스되는 두께는 30Å가 되고, 핫 SC-1을 이용한 세정공정(이하, 'SC-1 세정공정'이라 함)시 리세스되는 두께는 30Å가 된다. 물론, 공정조건 중 특히 세정시간은 리세스 타겟에 따라 가변적으로 변동될 수 있다. 바람직하게, DHF 세정공정은 전체 세정공정(DHF 세정공정과 SC-1 세정공정 포함)의 전체 리세스 타겟에 1/2 내지 3/4 정도로 고전압 게이트 산화막(11c)이 리세스되는 시간 동안 실시되고, SC-1 세정공정은 전체 리세스 타겟에 1/4 내지 1/2 정도로 고전압 게이트 산화막(11c)이 리세스되는 시간 동안 실시된다. 예컨대, 전체 리세스 타겟이 60Å 내지 100Å인 경우 DHF 세정공정은 대략 30초 내지 100초 범위내에서 실시된다.
상기 도 1 내지 도 9의 공정을 통해 소자 분리막이 형성된다. 그런 다음, 산화 공정을 통해 셀 영역(Cell) 영역에는 터널 산화막이 형성되고, 저전압 영역(LV)에는 저전압 게이트 산화막이 형성되며, 그리고 고전압 영역(HVD)에는 고전압 게이트 산화막이 형성된다.
이후, 공정은 일반적인 공정과 동일한 방법으로 이루어짐에 따라 그에 대한 설명은 생략하기로 한다.
상기에서 설명한 바와 같이, 본 발명의 바람직한 실시예에 따른 반도체 메모 리 소자의 소자 분리막 형성방법에서는 SC-1 세정공정을 60℃ 내지 70℃의 온도 범위에서 실시한다. 이는, 모트 발생에 많은 영향을 미치는 DHF 세정시간을 단축시키기 위함이다. SC-1 세정공정을 60℃ 내지 70℃의 온도 범위 내에서 실시하는 경우 산화막에 대한 리세스가 이루어지게 된다. 그러나, SC-1 세정공정을 상온(대략 25℃)에서 실시하는 경우 산화막에 대한 리세스는 거의 일어나지 않는다. 이 때문에 최종 리세스되는 두께는 DHF와 SC-1을 이용한 세정공정시 DHF 세정공정에 의해 결정된다. 따라서, 그 만큼 DHF 세정시간이 증가하게 된다. 예컨대, 최종 리세스 타겟을 60Å으로 하는 경우 SC-1 세정공정을 상온에서 실시한다면, DHF 세정시간은 60초 정도 소요된다. 즉, 본 발명의 바람직한 실시예에 비해 거의 2배의 세정시간이 소요된다. 따라서, 본 발명의 바람직한 실시예를 적용할 경우 실리콘 기판(10)의 손실(대략 50Å 미만)을 최소화하면서 전체적인 모트의 깊이를 50Å 미만으로 제어할 수 있다.
상기에서 설명한 본 발명의 바람직한 실시예에 따른 반도체 메모리 소자의 소자 분리막 형성방법을 소자 분리막이 형성되게 된다. 상기에서는 설명의 편의를 위해 간략하게 설명한 부분도 있으나, 당업자라면 상기에서 설명한 소자 분리막 형성방법을 통해 본 발명의 바람직한 실시예에 따른 반도체 메모리 소자의 소자 분리막을 용이하게 실시할 수 있을 것이다. 또한, 상기에서 설명한 본 발명의 기술적 사상은 바람직한 실시예에서 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명은 당업자라면 본 발명의 기술적 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.
이상에서 설명한 바와 같이, 본 발명에 의하면, 터널 산화막 형성 전에 실시되는 전처리 세정공정시 SC-1 세정공정을 60℃ 내지 70℃의 온도 범위에서 실시함으로써 DHF 세정공정시 뿐만 아니라 SC-1 세정공정시에도 셀 영역 및 주변 회로 영역의 산화막에 대한 리세스가 이루어지도록 하여 DHF 세정시간을 감소시킬 수 있다. 따라서, DHF에 의한 실리콘 기판의 손실을 최소화하여 모트의 깊이를 제어할 수 있다.

Claims (11)

  1. (a) 패드 산화막이 형성된 반도체 기판을 제공하는 단계;
    (b) 상기 패드 산화막 상에 패드 질화막을 증착하는 단계;
    (c) 상기 패드 질화막, 상기 패드 산화막 및 상기 반도체 기판의 일부를 식각하여 트렌치를 형성하는 단계;
    (d) 상기 트렌치가 매립되도록 절연막을 증착하는 단계;
    (e) 상기 절연막을 평탄화하는 단계;
    (f) 상기 패드 질화막을 제거하는 단계; 및
    (g) DHF 또는 BOE 세정공정과 SC-1 세정공정을 이용한 전처리 세정공정을 실시하여 상기 패드 산화막을 제거하는 단계를 포함하되, 상기 SC-1 세정공정은 상기 패드 산화막이 리세스되는 온도 범위내에서 실시하는 반도체 메모리 소자의 소자 분리막 형성방법.
  2. 제 1 항에 있어서,
    상기 SC-1 세정공정은 60℃ 내지 70℃의 온도 범위에서 실시하는 반도체 메모리 소자의 소자 분리막 형성방법.
  3. 제 1 항에 있어서,
    상기 DHF 세정공정은 전처리 세정공정의 전체 식각 타겟에 1/2 내지 3/4 정 도로 상기 반도체 기판의 고전압 영역에 형성된 상기 패드 산화막이 리세스되는 시간 동안 실시되는 반도체 메모리 소자의 소자 분리막 형성방법.
  4. 제 1 항에 있어서,
    상기 DHF 세정공정은 30초 내지 100초 동안 실시되는 반도체 메모리 소자의 소자 분리막 형성방법.
  5. 제 1 항에 있어서,
    상기 SC-1 세정공정은 전처리 세정공정의 전체 식각 타겟에 1/4 내지 1/2 정도로 상기 반도체 기판의 고전압 영역에 형성된 상기 패드 산화막이 리세스되는 시간 동안 실시되는 반도체 메모리 소자의 소자 분리막 형성방법.
  6. 제 1 항에 있어서,
    상기 SC-1 세정공정은 1분 내지 10분 동안 실시되는 반도체 메모리 소자의 소자 분리막 형성방법.
  7. 제 1 항, 제 3 항 및 제 4 항 중 어느 하나의 항에 있어서,
    상기 DHF 세정공정시 DHF는 50:1의 비율로 H20로 희석된 HF용액 인 반도체 메모리 소자의 소자 분리막 형성방법.
  8. 제 1 항에 있어서,
    상기 패드 산화막은 상기 반도체 기판의 셀 영역에 비해 주변회로 영역의 고전압 영역에서 더 두껍게 형성되는 반도체 메모리 소자의 소자 분리막 형성방법.
  9. 제 8 항에 있어서,
    상기 고전압 영역에 형성된 상기 패드 산화막은 상기 전처리 세정공정에 의해 일정한 두께로 리세스되고, 일정한 두께는 그대로 잔류되는 반도체 메모리 소자의 소자 분리막 형성방법.
  10. 제 1 항에 있어서,
    상기 (e) 단계 후 평탄화된 전체 구조 상부면에 대하여 DHF 세정공정과 SC-1 세정공정을 실시하는 단계를 더 포함하는 반도체 메모리 소자의 소자 분리막 형성방법.
  11. 제 1 항에 있어서,
    상기 (f) 단계 후 상기 패드 질화막이 제거된 전체 구조 상부면에 대하여 DHF 세정공정과 SC-1 세정공정을 실시하는 단계를 더 포함하는 반도체 메모리 소자의 소자 분리막 형성방법.
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