KR100650846B1 - 플래시 메모리 소자의 소자 분리막 형성방법 - Google Patents

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Abstract

본 발명은 플래시 메모리 소자의 소자 분리막 형성방법에 관한 것으로, 본 발명은 소자분리용 트렌치를 형성하기 전에 ISSG 산화 방식으로 산화 공정을 실시하여 소자분리용 트렌치의 상부 모서리 부위를 라운딩(rounding)되도록 하여 소자 특성을 향상시킬 수 있다.
플래시 메모리 소자, 월 산화막, ISSG

Description

플래시 메모리 소자의 소자 분리막 형성방법{METHOD FOR FORMING ISOLATION LAYER IN FLASH MEMORY DEVICE}
도 1 내지 도 10은 본 발명의 바람직한 실시예에 따른 플래시 메모리 소자의 소자 분리막 형성방법을 설명하기 위하여 도시한 단면도들이다.
도 11은 본 발명의 바람직한 실시예에 따른 플래시 메모리 소자의 월 산화막 형성방법을 통해 형성된 월 산화막을 도시한 TEM(Transmission Electron Microscope) 사진이다.
도 12 및 도 13은 퍼니스 장비를 이용한 퍼니스 공정을 통해 형성된 월 산화막을 도시한 TEM 사진이다.
〈도면의 주요 부분에 대한 부호의 설명〉
10 : 반도체 기판 11 : 산화막
11a : 패드 산화막 11b : 저전압 게이트 산화막
11c : 고전압 게이트 산화막 12 : 패드 질화막
13 : DCS-HTO막 14 : SiON막
15 : 제1 트렌치 16 : 스페이서용 절연막
16a : 스페이서 17 : 제2 트렌치
18 : 월 산화막 19 : 소자 분리막용 절연막
본 발명은 플래시 메모리 소자의 소자 분리막 형성방법에 관한 것으로, 특히 소자분리용 트렌치를 형성하기 전에 ISSG 산화 방식으로 산화 공정을 실시하여 소자분리용 트렌치의 상부 모서리 부위를 라운딩(rounding)되도록 하여 소자 특성을 향상시킬 수 있는 플래시 메모리 소자의 소자 분리막 형성방법에 관한 것이다.
최근에는, 전기적으로 프로그램(program)과 소거(erase)가 가능하며, 일정 주기로 데이터(data)를 재작성하는 리프레시(refresh) 기능이 필요 없는 플래시 메모리 소자의 수요가 증가하고 있다. 그리고, 많은 데이터를 저장할 수 있는 대용량 메모리 소자의 개발을 위해서 메모리 소자의 고집적화 기술에 대한 연구가 활발하게 진행되고 있다. 여기서, 프로그램이라 함은 데이터를 메모리 셀에 기입(write)하는 동작을 가리키며, 소거라 함은 메모리 셀에 기입된 데이터를 제거하는 동작을 가리킨다.
플래시 메모리 소자에서는 인접한 소자들(예컨대, 셀 및 트랜지스터)을 서로 전기적으로 분리시키기 위하여 STI(Shallow Trench Isolation) 공정을 이용하여 소자 분리막을 형성하고 있다. 보편적으로, STI 공정은 기판 상에 패드 산화막과 패 드 질화막을 형성한 후 트렌치 식각공정을 실시하여 기판 내에 트렌치를 형성하고, 이 트렌치가 매립되도록 절연막을 증착하여 소자 분리막을 형성하는 공정으로 진행된다.
이러한 STI 공정에서는 트렌치 식각공정 후 트렌치 식각공정에 의해 손상되는 트렌치 내측벽을 보상하거나, 액티브 영역(active region)의 면적을 제어하기 위하여 트렌치 내측벽에 대해 실시되는 월 산화공정(wall oxidation)을 포함하고 있다. 이러한 월 산화공정에 의해 트렌치의 내측벽에는 월 산화막(wall oxide)이 형성된다.
일반적으로, 월 산화공정은 퍼니스(furnace) 방식으로 실시되는데, 공정시 높은 열적 스트레스를 유발시키고, 이에 따라 트렌치의 상/하부 지역에서 실리콘 측벽 부위가 깨지는 디스로케이션(dislocation) 현상이 발생하고 있다. 이러한 디스로케이션 현상은 후속 열처리 공정 진행시 누설전류(leakage current)가 흐르는 경로를 유발시켜 소자 특성을 저하시키는 원인이 되고 있다. 또한, 후속 소오스 및 드레인 영역을 형성하기 위한 이온주입공정시 소오스 및 드레인 영역이 형성될 액티브 영역에서 결점을 유발시키는 원인이 되기도 한다.
따라서, 본 발명의 상기한 문제점을 해결하기 위하여 안출된 것으로, 트렌치 형성 후 실시되는 산화공정에 의해 트렌치 내측벽의 실리콘 기판이 깨지는 디스로케이션 현상을 방지하여 소자 특성을 향상시킬 수 있는 플래시 메모리 소자의 소자 분리막 형성방법을 제공하는데 그 목적이 있다.
본 발명의 다른 목적은 소자분리용 트렌치를 형성하기 전에 ISSG 산화 방식으로 산화 공정을 실시하여 소자분리용 트렌치의 상부 모서리 부위가 라운딩(rounding)되도록 하여 소자 특성을 향상시킬 수 있는 플래쉬 메모리 소자의 소자분리막 형성방법을 제공하는데 있다.
삭제
상기한 목적을 구현하기 위한 본 발명의 다른 측면에 따르면, 패드 산화막이 형성된 반도체 기판을 제공하는 단계와, 상기 패드 산화막 상에 패드 질화막을 증착하는 단계와, 상기 패드 질화막 및 상기 패드 산화막을 식각하는 동시에 상기 반도체 기판 상부의 일부를 리세스(recess)시켜 제1 트렌치를 형성하는 단계와, 상기 제1 트렌치의 내측벽에 스페이서를 형성하는 단계와, H2와 O2 분위기에서 ISSG 산화방식으로 제1 산화공정을 실시하여 상기 스페이서를 통해 노출되는 상기 반도체 기판의 상부를 산화처리하는 단계와, 상기 제1 트렌치보다 깊게 상기 반도체 기판을 식각하여 제2 트렌치를 형성하는 단계와, H2와 O2 분위기에서 ISSG 산화방식으로 제2 산화공정을 실시하여 상기 제2 트렌치의 내측벽에 월 산화막을 형성하는 단계와, 상기 제2 트렌치가 매립되도록 소자 분리막을 형성하는 단계를 포함하는 플래시 메모리 소자의 소자 분리막 형성방법이 제공된다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 설명하기로 한다. 그러나, 본 발명은 이하에서 개시되는 실시예에 한정되는 것이 아니라 서로 다 른 다양한 형태로 구현될 수 있으며, 단지 본 실시예는 본 발명의 개시가 완전하도록하며 통상의 지식을 가진자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이다.
도 1 내지 도 10은 본 발명의 바람직한 실시예에 따른 플래시 메모리 소자의 소자 분리막 형성방법을 설명하기 위하여 도시한 단면도들이다. 여기서는 설명의 편의를 위해 낸드(NAND) 플래시 메모리 소자를 일례로 들어 설명하기로 한다. 한편, 도 1 내지 도 10에 도시된 'Cell'은 메모리 셀이 형성되는 셀 영역을 나타내고, 'HV'는 메모리 셀을 구동시키기 위한 고전압 트랜지스터가 형성되는 고전압 영역을 나타내며, 'LV'는 저전압 트랜지스터가 형성되는 저전압 영역을 나타낸다.
도 1을 참조하면, 전처리 세정공정 처리된 반도체 기판(10)이 제공된다. 여기서, 전처리 세정공정은 DHF(Diluted HF; 예를 들면, 50:1의 비율로 H20로 희석된 HF용액)로 세정한 후 SC-1(NH4OH/H2O2/H2O 용액이 소정 비율로 혼합된 용액)으로 세정하거나, BOE(Buffer Oxide Etchant; 예컨대, 100:1 또는 300:1의 비율로 H2O로 희석된 HF와 NH4F의 혼합용액[HF와 NH4F의 비는 1:4 내지 1:7])로 세정한 후 SC-1로 세정할 수 있다.
그런 다음, 반도체 기판(10) 상에 스크린 산화막(screen oxide, 미도시)을 형성한다. 여기서, 상기 스크린 산화막은 후속 공정에서 실시되는 웰(well) 및 문턱전압 이온주입공정시 반도체 기판(10)의 계면(surface)이 손상되는 것을 방지하 기 위하여 형성된다.
그런 다음, 반도체 기판(10) 내에 이온주입공정을 실시하여 웰(미도시)을 형성한다. 반도체 기판(10)이 p형 기판인 경우 상기 웰은 TN-웰(Triple N-well) 및 P-웰(P-well)로 이루어질 수 있다. TN-웰은 인(Phosphorus, P)을 이용한 이온주입공정을 실시하여 형성하고, P-웰은 보론(Boron, B)을 이용한 이온주입공정을 실시하여 형성한다.
그런 다음, 채널(channel)을 형성하기 위하여 반도체 기판(10)에 문턱전압 이온주입공정을 실시한다.
그런 다음, 반도체 기판(10) 상에 산화막(11)을 형성한다. 여기서, 산화막(11)은 셀 영역(Cell)과 저전압 영역(LV)에 비해 고전압 영역(HV)에서 더 두껍게 형성된다. 일례로, 산화막(11)의 형성방법을 간략하게 설명하면 다음과 같다. 우선, 습식산화공정을 실시하여 셀 영역(Cell), 저전압 영역(LV) 및 고전압 영역(HV)을 포함하는 전체 구조 상부에 얇게 산화막을 형성한 후 고전압 영역(HV)이 오픈된 마스크를 이용한 습식산화공정을 다시 한번 실시하여 고전압 영역(HV)에 두껍게 산화막(11)을 형성한다. 이러한 산화막(11)은 750℃ 내지 800℃의 온도범위 내에서 습식산화공정을 실시한 후 900℃ 내지 910℃ 온도범위에서 N2를 이용한 어닐공정을 실시하여 형성할 수 있다.
한편, 상기 공정 단계에서는 설명의 편의를 위해 설명되진 않았지만 상기 공정 단계들을 수행하는 과정 중에 적어도 1회 이상 DHF와 SC-1을 이용하여 세정공정 을 실시할 수 있다.
이하에서는 설명의 편의를 위해 셀 영역(Cell)에 형성된 산화막(11)은 패드 산화막(11a)이라 하고, 저전압 영역(LV)에 형성된 산화막(11)은 저전압 게이트 산화막(11b)이라 하고, 고전압 영역(HV)에 형성된 산화막(11)은 고전압 게이트 산화막(11c)이라 한다.
도 2를 참조하면, 패드 산화막(11a), 저전압 게이트 산화막(11b) 및 고전압 게이트 산화막(11c)을 포함하는 전체 구조 상부에 패드 질화막(12)을 증착한다. 패드 질화막(12)은 LPCVD(Low Pressure Chemical Vapor Deposition) 방식으로 증착할 수 있다. 여기서, 패드 질화막(12)은 500Å 내지 600Å의 두께로 증착한다. 바람직하게는 550Å의 두께로 증착한다.
그런 다음, 패드 질화막(12) 상에 후속 트렌치 식각공정을 진행하기 위하여 하드 마스크(hard mask)를 증착한다. 이때, 하드 마스크는 DCS-HTO(DiChloroSilane(SiH2Cl2)-High Temperature Oxide)막(13)과 SiON막(14)의 적층구조로 형성한다. 여기서, DCS-HTO막(13)은 패드 질화막(12)이 손상되는 것을 방지하기 위한 일환으로 증착하며, 그 두께는 250Å 내지 350Å의 두께, 바람직하게는 300Å의 두께로 증착한다. 그리고, SiON막(14)은 550Å 내지 650Å의 두께, 바람직하게는 600Å의 두께로 증착한다.
도 3을 참조하면, 셀 영역(Cell)과 고전압 영역(HV) 간의 단차를 감소시키는 한편, 하드 마스크를 포함하는 전체 구조 상부를 평탄화하기 위하여 CMP(Chemical Mechanical Polishing) 방식으로 평탄화 공정을 수행한다. 여기서 평탄화 공정은 CMP 방식 이외에 경우에 따라서는 블랭켓(blanket) 또는 에치백(etch back) 방식으로 진행할 수도 있다.
도 4를 참조하면, 하드 마스크를 포함하는 전체 구조 상부에 포토레지스트(photoresist)를 도포한 후 포토 마스크(photo mask)를 이용한 노광공정 및 현상공정을 순차적으로 실시하여 포토레지스트 패턴(photoresist pattern; 미도시)을 형성한다.
그런 다음, 상기 포토레지스트 패턴을 식각 마스크로 이용한 식각공정을 실시하여 하드 마스크를 패터닝한다. 이후, 상기 포토레지스트 패턴은 스트립 공정을 통해 제거된다.
그런 다음, 패터닝된 하드 마스크를 식각 마스크로 이용한 식각공정을 실시하여 패드 질화막(12) 및 산화막(11)을 식각한다. 이때, 반도체 기판(10) 상부의 일부가 리세스(recess)되도록 실시하는 것이 바람직하다. 상기 식각공정에 의해 반도체 기판(10) 상부의 일부가 리세스되는 제1 트렌치(15)가 형성된다.
도 5를 참조하면, 제1 트렌치(15)가 형성된 전체 구조 상부의 단차를 따라 스페이서용 절연막(16)을 증착한다. 이때, 스페이서용 절연막(16)은 MTO(Middle Temperature Oxide)막으로 형성할 수 있다. 이외에, 스페이서용 절연막(16)은 TEOS(Tetra Ethyle Ortho Silicate), BPSG(Boron Phosphorus Silicate Glass), SOG(Spin On Glass) 및 USG(Un-doped Silicate Glass) 중 어느 하나로 형성할 수 있다.
도 6을 참조하면, 이방성으로 전면 식각공정을 실시하여 제1 트렌치(15)의 내측벽에 스페이서(16a)를 형성한다. 이때, 전면 식각공정은 블랭켓 방식으로 실시할 수 있다. 이러한 전면 식각공정을 통해 스페이서(16a)는 패터닝되는 하드 마스크, 패드 질화막(12), 산화막(11) 및 반도체 기판(10) 상부 일부의 내측벽에 형성된다.
도 7을 참조하면, 스페이서(16a) 사이로 노출되는 반도체 기판(10)에 대하여 ISSG(In Situ Steam Generation) 산화공정을 실시한다. 이때, ISSG 산화공정은 H2와 O2 분위기에서 실시한다. 여기서, ISSG 산화공정을 실시하는 이유는 후속 트렌치 식각공정을 통해 형성되는 제2 트렌치(도 8의 '17'참조) 상부 모서리 부위를 라운딩(rounding) 처리하기 위함이다.
도 8을 참조하면, 트렌치 식각공정을 실시하여 노출되는 반도체 기판(10)을 식각하여 제1 트렌치(15)보다 깊은 제2 트렌치(17)를 형성한다. 이로써, 셀 영역(Cell), 저전압 영역(LV) 및 고전압 영역(HV)에는 각각 다수의 제2 트렌치(17)가 형성된다. 여기서, 제2 트렌치(17)는 메모리 셀 및/또는 트랜지스터들이 상호 전기적으로 독립되도록 고립(isolation) 특성 확보가 가능한 깊이로 형성하는 것이 바람직하다.
한편, 트렌치 식각공정 후 도 7에서 실시된 ISSG 산화공정에 의해 스페이서(16a)의 하부와 결합되는 제2 트렌치(17) 상부 모서리 부위(A 부위)는 라운딩 형태를 갖는다.
도 9를 참조하면, 제1 트렌치(15)와 제2 트렌치(17)에 대하여 ISSG 산화공정을 실시하여 제2 트렌치(17)의 내측벽에 월 산화막(18)을 형성한다. 이때, 월 산화막(18)은 15Å 내지 30Å의 두께로 형성된다. 여기서, ISSG 산화공정은 H2와 O2 분위기에서 850℃ 내지 1000℃의 온도와 1torr 내지 10torr의 압력으로 실시한다. 그리고, ISSG 산화공정에서 H2와 O2 분위기는 O2 리치(rich) 분위기가 되도록 설정한다. 즉, O2가 H2보다 많은 양이 되도록 한다. 바람직하게는 전체 혼합비율에서 O2 의 혼합비율이 33% 내지 60%가 되도록 하거나, H2의 혼합비율을 0.5% 내지 33%가 되도록 한다. 이는 O2가 산화율(oxidation rate)에 많은 영향을 미치기 때문이다. ISSG 산화공정을 H2와 O2 분위기에서 실시하는 경우 그 반응식은 하기의 반응식 1과 같다.
H2 + O2 → H2O + O + OH
상기 반응식 1에서와 같이, H2와 O2의 반응에 의해 발생되는 O와 OH 라디칼(radical)은 산화율을 제어한다.
월 산화막(18)을 형성하기 위해 실시되는 ISSG 산화공정은 일반적인 퍼니스 공정에 비해 크리스탈 오리엔테이션 효과(crystal orientation effect)를 감소시킬 수 있다.
한편, 이하에서는 월 산화막(18)을 퍼니스 공정(퍼니스 장비 이용)으로 형성 하는 경우와 본 발명의 바람직한 실시예에서와 같이 ISSG 산화방식으로 형성하는 경우에 제2 트렌치(17) 상부 모서리 부위에서의 월 산화막(18) 프로파일(profile)을 설명하기로 한다.
도 11은 본 발명의 바람직한 실시예에에 따라 1050℃의 온도에서 실시된 ISSG 공정을 통해 형성된 월 산화막(B)을 도시한 도면이며, 도 12는 퍼니스 장비를 이용하여 O2 분위기에서 1100℃의 온도로 실시되는 건식(dry) 퍼니스 공정을 통해 형성된 월 산화막(C)을 도시한 도면이고, 도 13은 퍼니스 장비를 이용하여 950℃의 온도로 실시되는 습식(wet) 퍼니스 공정을 통해 형성된 월 산화막(D)을 도시한 도면이다.
도 11 내지 도 13에 도시된 바와 같이, 본 발명의 바람직한 실시예에 따른 ISSG 산화방식으로 형성된 월 산화막(B)이 퍼니스 장비를 이용하여 형성된 월 산화막(C, D)에 비해 트렌치 상부 모서리에서의 프로파일 특성이 좋은 것을 알 수있다. 물론, 본 발명의 바람직한 실시예에 따른 ISSG 산화방식의 경우에는 퍼니스 공정으로 진행하는 경우보다 낮은 온도에서 실시할 수 있어 그 만큼 열적 스트레스를 감소시킬 수도 있다.
한편, 월 산화막(18)을 형성하기 위한 ISSG 공정은 경우에 따라서 DHF(또는, BOE)와 SC-1을 이용한 세정공정을 실시하여 스페이서(16a)를 모두 제거한 후 실시할 수도 있다.
도 10을 참조하면, 월 산화막(18)을 포함하는 전체 구조 상부에 소자 분리막 용 절연막(19)을 증착한다. 이때, 절연막(19)은 HDP(High Density Plasma) 산화막으로 형성하되, 제1 및 제2 트렌치(15, 17)의 내부에 보이드(void)가 발생되지 않도록 갭 필링(gap filling)시키는 것이 바람직하다. 이때, 절연막(19)은 4000Å 내지 10000Å 정도의 두께로 증착할 수 있다.
그런 다음, 절연막(19)에 대하여 평탄화 공정을 실시하여 전체 상부를 평탄화한다. 이때, 평탄화 공정은 CMP(Chemical Mechanical Polishing) 방식으로 실시하되, 하드 마스크가 일정 두께로 리세스(recess)되도록 실시하거나, 완전히 하드 마스크가 제거되도록 패드 질화막(12)의 일부가 리세스되는 범위까지 실시할 수도 있다.
그런 다음, 평탄화된 전체 구조 상부면에 대하여 세정공정을 실시한다. 이때, 세정공정은 평탄화 공정시 손상된 부위를 보상하거나, 전체 구조 상부의 표면에 존재하는 불필요한 물질 등을 제거하기 위하여 DHF와 SC-1을 이용하여 실시한다.
그런 다음, 도시되진 않았지만, 인산(H3PO4)을 이용한 식각공정을 실시하여 평탄화 공정 후 잔류된 하드 마스크 및/또는 패드 질화막(12)을 완전히 제거한다. 이때, 식각공정은 산화막(11)을 식각 정지층으로 실시하여 반도체 기판(10)이 손상되지 않도록 실시하는 것이 바람직하다.
그런 다음, 절연막(19)의 EFT(Effective Field Thickness)를 50Å 내지 150Å 정도의 두께로 제어하기 위하여 DHF와 SC-1을 이용한 세정공정을 더 실시할 수 도 있다. 이로써, 셀 영역(Cell), 저전압 영역(LV) 및 고전압 영역(HV)에는 소자 분리막이 형성된다.
상기에서 설명한 본 발명의 기술적 사상은 바람직한 실시예에서 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명은 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술적 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.
이상에서 설명한 바와 같이, 본 발명에 의하면, 트렌치 형성 후 ISSG 산화방식을 이용하여 트렌치 내측벽에 월 산화막을 형성함으로써 트렌치의 상하부 모서리 부위에서의 페싯(facet) 형성을 억제하여 전체적으로 트렌치의 상부에서 라운딩을 형성할 수 있으며, 비교적 저온에서 짧은 시간동안 ISSG 산화공정을 진행함으로써 장시간 산화공정에 의한 스트레스를 감소시켜 디스로케이션 현상이 발생되는 것을 억제시킬 수 있다.
또한, 소자분리용 트렌치를 형성하기 전에 ISSG 산화 방식으로 산화 공정을 실시하여 소자분리용 트렌치의 상부 모서리 부위를 라운딩(rounding)되도록 하여 소자 특성을 향상시킬 수 있다.

Claims (14)

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  8. (a) 반도체 기판상에 패드 산화막과 패드 질화막을 순차 형성하는 단계;
    (b) 상기 패드 질화막 및 상기 패드 산화막을 식각하는 동시에 상기 반도체 기판 상부의 일부를 리세스(recess)시켜 제1 트렌치를 형성하는 단계;
    (c) 상기 제1 트렌치의 내측벽에 스페이서를 형성하는 단계;
    (d) H2와 O2 분위기에서 ISSG 산화방식으로 제1 산화공정을 실시하여 상기 스페이서를 통해 노출되는 상기 반도체 기판의 상부를 산화처리하는 단계;
    (e) 상기 제1 트렌치보다 깊게 상기 반도체 기판을 식각하여 제2 트렌치를 형성하는 단계;
    (f) H2와 O2 분위기에서 ISSG 산화방식으로 제2 산화공정을 실시하여 상기 제2 트렌치의 내측벽에 월 산화막을 형성하는 단계; 및
    (g) 상기 제2 트렌치가 매립되도록 소자 분리막을 형성하는 단계를 포함하는 플래시 메모리 소자의 소자 분리막 형성방법.
  9. 제 8 항에 있어서,
    상기 제1 및 제2 산화공정은 850℃ 내지 1000℃의 온도 범위에서 실시하는 플래시 메모리 소자의 소자 분리막 형성방법.
  10. 제 8 항 또는 제 9 항에 있어서,
    상기 제1 및 제2 산화공정은 1torr 내지 10torr의 압력에서 실시하는 플래시 메모리 소자의 소자 분리막 형성방법.
  11. 제 8 항에 있어서,
    상기 H2와 O2 분위기는 O2 리치 분위기인 플래시 메모리 소자의 소자 분리막 형성방법.
  12. 제 11 항에 있어서,
    상기 H2와 O2 분위기에서 상기 O2의 혼합비율은 33% 내지 60%인 플래시 메모리 소자의 소자 분리막 형성방법.
  13. 제 11 항에 있어서,
    상기 H2와 O2 분위기에서 상기 H2의 혼합비율은 0.5% 내지 33%인 플래시 메모리 소자의 소자 분리막 형성방법.
  14. 제 8 항에 있어서,
    상기 월 산화막은 15Å 내지 30Å의 두께로 형성되는 플래시 메모리 소자의 소자 분리막 형성방법.
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