JP3551183B2 - 半導体装置の製造方法 - Google Patents
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Description
【発明の属する技術分野】
本発明は、半導体装置製造に係り、特に微細なゲート電極を要する半導体装置の製造方法に関する。
【0002】
【従来の技術】
近年、半導体装置の大規模集積化、デザインルールの縮小化が著しい。これに伴い、MOSFETなどのゲート電極寸法も微細化が要求される。Si基板上にゲート酸化膜を介してポリシリコン層を形成し、ゲート電極をパターニングする。このときゲート電極はフォトリソグラフィ技術を利用して形成されるが、ハーフ・ミクロン、クウォーター・ミクロンの要求に応じて寸法ばらつきの許容範囲が厳しくなってきている。
【0003】
図3は、従来の半導体装置の製造方法に係るポリシリコンゲート電極のパターニングに関する断面図である。Si基板31上にゲート酸化膜32を介してポリシリコン層33を形成する。ポリシリコン層33上にフォトリソグラフィ工程ののためのレジスト層35を形成する。このとき、実際にはポリシリコン層33上に自然酸化膜34が存在しており、レジスト層35はポリシリコン層33上の自然酸化膜34の上に塗布され、パターニングされることになる。
【0004】
【発明が解決しようとする課題】
上述のように、ポリシリコン層上に自然酸化膜が存在する状態でフォトリソグラフィ工程によるポリシリコン層のパターニングをすると、自然酸化膜の状態で、レジスト層のパターニング寸法にばらつきが生じ、加工後のポリシリコン・エッチ寸法も変わる。結局、ゲート電極の寸法ばらつきが顕著になり、要求されるゲート電極の許容寸法範囲を逸脱してしまう恐れがある。
【0005】
本発明は、上記のような事情を考慮してなされたもので、ゲート電極の寸法ばらつきが低減できる半導体装置の製造方法を提供しようとするものである。
【0006】
【課題を解決するための手段】
本発明に係る半導体装置の製造方法は、Siウェハ上に形成されたポリシリコン層に対し、フォトリソグラフィ技術を用いてゲート電極をパターニングする工程において、前記フォトリソグラフィ技術におけるレジストの塗布前処理として、NH 4 OHとH 2 O 2 の混合液を用いて前記Siウエハ表面を洗浄する第1の工程と、前記第1の工程の後、ポリシリコン層上全体に任意の膜厚で自然酸化膜を形成する第2の工程と、前記第2の工程の後、HFとH 2 Oの比率が1:200〜1:500である混合液を用いて前記自然酸化膜を除去する工程と、含むことを特徴とする。
【0007】
上記本発明に係る半導体装置の製造方法によれば、レジスト塗布前にはポリシリコン層上にできた任意の厚さの自然酸化膜は除去される。これにより、ポリシリコン層上の状態はどの場所も同じになる。
【0008】
【発明の実施の形態】
図1(a)〜(c)は、それぞれ本発明における半導体装置の製造方法の一実施形態に係るポリシリコンゲート電極のパターニング工程に関する断面図である。図1(a)に示すように、Si基板11上にゲート酸化膜(SiO2)12を形成し、その上にポリシリコン層13を形成する。ポリシリコン層13には例えば図示しない燐ガラスを塗布し適当な温度、時間により燐拡散が行われる。その後、燐ガラスは除去されて、ポリシリコン層13はSC−1(Standard Cleaning,Solution 1 )と呼ばれるウェハ表面のパーティクルと有機物汚染等を除去するAPM洗浄(ammonium hydroxide/hydrogen peroxide / water mix、すなわちNH4OHとH2O2の混合液による洗浄)を経る。SC−1は60℃程度の洗浄処理であり、次にレジスト層の塗布へと移行するまでにポリシリコン層13上全体に任意の膜厚で自然酸化膜14が形成される。
【0009】
そこで、図1(b)に示すように、上記ポリシリコン層13上に存在する自然酸化膜14をDHF洗浄(diluteHF、すなわちHFとH2Oである希釈HF((1:200〜1:500)による洗浄)によって除去する。その後、ポリシリコン層13上にフォトリソグラフィのためのレジスト層15を塗布する。なお、本実施例では、自然酸化膜14の除去にDHF洗浄を用いたが、他のフッ素またはフッ素化合物を用いることができる。またH3PO4水溶液など、リンまたはリン化合物を用いることができる。
【0010】
次に、図1(c)に示すように、上記ポリシリコン層13上のレジスト層15をパターニングし、レジスト層15をマスクにドライエッチングすることによりポリシリコンゲート電極Gを形成する。
【0011】
上記実施形態の方法によれば、レジスト塗布前にはポリシリコン層13上にできた任意の厚さの自然酸化膜(14)は除去される。これにより、ポリシリコン層13上の状態はレジスト塗布前においてどの場所も同じになる。従って、レジスト層15のパターニング寸法PH及びポリシリコン層のエッチングに関する寸法ETは、自然酸化膜の状態に影響されることはなくなる。これにより、ポリシリコンゲート電極Gの寸法(ET)のばらつきは大幅に低減される。
【0012】
図2は、本発明の実施形態の方法を用いたポリシリコンゲート電極のパターニングを従来方法と比較する特性図である。パターニング寸法は、1ウェハあたり任意の5箇所(5pts/wf)についてレジスト層のパターニング寸法であるPH寸、ゲート電極となるポリシリコン・エッチ寸法であるET寸のばらつきが示されている。変換差は、PH寸に対するET寸の差であり、露光量の制御で調節することができる。
【0013】
従来技術では、ポリシリコン層に燐ガラス塗布〜燐拡散後、燐ガラス除去工程後、SC−1洗浄を経てレジスト層塗布したものであり、自然酸化膜除去に特に注目した洗浄を行わずに、ポリシリコンゲート電極のパターニングを行っている(量産結果も別途示した)。
【0014】
一方、本発明方法では、ポリシリコン層に燐ガラス塗布〜燐拡散後、燐ガラス除去工程後、SC−1洗浄を経て、さらにDHF洗浄を入れてからレジスト層塗布したものであり、自然酸化膜除去に注目した洗浄を行った後ポリシリコンゲート電極のパターニングを達成している。
【0015】
パターニング寸法において、従来方法に比べて本発明方法を用いた方がPH寸、ET寸共にばらつきが小さく納まっていることがわかる。ウェハ面内でPH寸の制御に安定性があれば、ET寸との変換差は露光量次第で制御、調節可能であるので全く問題ない。このようなことから、ハーフ・ミクロン、クウォーター・ミクロンの厳しい要求に応じられるより精度の高いポリシリコンゲート電極のパターニングに寄与する。
【0016】
【発明の効果】
以上説明したように、本発明に係る半導体装置の製造方法によれば、レジスト塗布前にはポリシリコン層上にできた任意の厚さの自然酸化膜は除去される。これにより、ポリシリコン層上の状態はどの場所も同じになる。よって、フォトリソグラフィ工程によるレジスト層のパターニング寸法、及びポリシリコン層のエッチ寸法は自然酸化膜の状態に影響されず、ばらつきは大幅に低減される。この結果、ゲート電極の寸法ばらつきが低減できる半導体装置の製造方法を提供することができる。
【図面の簡単な説明】
【図1】(a)〜(c)は、それぞれ本発明における半導体装置の製造方法の一実施形態に係るポリシリコンゲート電極のパターニング工程に関する断面図である。
【図2】本発明の実施形態の方法を用いたポリシリコンゲート電極のパターニングを従来方法と比較する特性図である。
【図3】従来の半導体装置の製造方法に係るポリシリコンゲート電極のパターニングに関する断面図である。
【符号の説明】
11,31…Si基板
12,32…ゲート酸化膜
13,33…ポリシリコン層
14,34…自然酸化膜
15,35…レジスト層
G…ポリシリコンゲート電極
Claims (1)
- Siウェハ上に形成されたポリシリコン層に対し、フォトリソグラフィ技術を用いてゲート電極をパターニングする工程において、
前記フォトリソグラフィ技術におけるレジストの塗布前処理として、
NH 4 OHとH 2 O 2 の混合液を用いて前記Siウエハ表面を洗浄する第1の工程と、
前記第1の工程の後、ポリシリコン層上全体に任意の膜厚で自然酸化膜を形成する第2の工程と、
前記第2の工程の後、HFとH 2 Oの比率が1:200〜1:500である混合液を用いて前記自然酸化膜を除去する工程と、
を含むことを特徴とする半導体装置の製造方法。
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