JP2002368213A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- 238000004519 manufacturing process Methods 0.000 title claims abstract description 16
- 239000004065 semiconductor Substances 0.000 title claims abstract description 16
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims abstract description 49
- 229920005591 polysilicon Polymers 0.000 claims abstract description 49
- 238000000034 method Methods 0.000 claims description 17
- 238000000059 patterning Methods 0.000 claims description 15
- 238000000206 photolithography Methods 0.000 claims description 8
- PXGOKWXKJXAPGV-UHFFFAOYSA-N Fluorine Chemical compound FF PXGOKWXKJXAPGV-UHFFFAOYSA-N 0.000 claims description 3
- 229910052731 fluorine Inorganic materials 0.000 claims description 3
- 239000011737 fluorine Substances 0.000 claims description 3
- 150000002222 fluorine compounds Chemical class 0.000 claims description 3
- 229910052698 phosphorus Inorganic materials 0.000 abstract description 12
- 239000011574 phosphorus Substances 0.000 abstract description 12
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 abstract description 11
- 238000004140 cleaning Methods 0.000 abstract description 9
- 239000000758 substrate Substances 0.000 abstract description 4
- 238000001312 dry etching Methods 0.000 abstract description 2
- 239000011521 glass Substances 0.000 description 6
- 238000007796 conventional method Methods 0.000 description 5
- MHAJPDPJQMAIIY-UHFFFAOYSA-N Hydrogen peroxide Chemical compound OO MHAJPDPJQMAIIY-UHFFFAOYSA-N 0.000 description 2
- 238000006243 chemical reaction Methods 0.000 description 2
- 238000010586 diagram Methods 0.000 description 2
- 238000005530 etching Methods 0.000 description 2
- 239000000203 mixture Substances 0.000 description 2
- 238000005406 washing Methods 0.000 description 2
- QGZKDVFQNNGYKY-UHFFFAOYSA-O Ammonium Chemical compound [NH4+] QGZKDVFQNNGYKY-UHFFFAOYSA-O 0.000 description 1
- 229910004298 SiO 2 Inorganic materials 0.000 description 1
- 239000007864 aqueous solution Substances 0.000 description 1
- 238000011109 contamination Methods 0.000 description 1
- UREBDLICKHMUKA-CXSFZGCWSA-N dexamethasone Chemical compound C1CC2=CC(=O)C=C[C@]2(C)[C@]2(F)[C@@H]1[C@@H]1C[C@@H](C)[C@@](C(=O)CO)(O)[C@@]1(C)C[C@@H]2O UREBDLICKHMUKA-CXSFZGCWSA-N 0.000 description 1
- 238000009792 diffusion process Methods 0.000 description 1
- 238000010790 dilution Methods 0.000 description 1
- 239000012895 dilution Substances 0.000 description 1
- 229910052739 hydrogen Inorganic materials 0.000 description 1
- 230000010354 integration Effects 0.000 description 1
- 239000002245 particle Substances 0.000 description 1
- -1 phosphorus compound Chemical class 0.000 description 1
- 239000000243 solution Substances 0.000 description 1
- XLYOFNOQVPJJNP-UHFFFAOYSA-N water Substances O XLYOFNOQVPJJNP-UHFFFAOYSA-N 0.000 description 1
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
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- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
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- H01L21/3213—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
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- H01L21/28008—Making conductor-insulator-semiconductor electrodes
- H01L21/28017—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon
- H01L21/28026—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon characterised by the conductor
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Abstract
(57)【要約】
【課題】 ゲート電極の寸法ばらつきが低減できる半導
体装置の製造方法を提供する。 【解決手段】 （ａ）に示すように、Ｓｉ基板１１上に
ゲート酸化膜１２を形成し、その上にポリシリコン層１
３を形成する。ポリシリコン層１３の燐拡散後、次にレ
ジスト層の塗布へと移行するまでにポリシリコン層１３
上全体に任意の膜厚で自然酸化膜１４が形成される。そ
こで、（ｂ）に示すように、上記ポリシリコン層１３上
に存在する自然酸化膜１４をＤＨＦ洗浄（希釈ＨＦによ
る洗浄）によって除去する。その後、ポリシリコン層１
３上にレジスト層１５を塗布し、パターニングし、レジ
スト層１５をマスクにドライエッチングすることにより
ポリシリコンゲート電極Ｇを形成する。
体装置の製造方法を提供する。 【解決手段】 （ａ）に示すように、Ｓｉ基板１１上に
ゲート酸化膜１２を形成し、その上にポリシリコン層１
３を形成する。ポリシリコン層１３の燐拡散後、次にレ
ジスト層の塗布へと移行するまでにポリシリコン層１３
上全体に任意の膜厚で自然酸化膜１４が形成される。そ
こで、（ｂ）に示すように、上記ポリシリコン層１３上
に存在する自然酸化膜１４をＤＨＦ洗浄（希釈ＨＦによ
る洗浄）によって除去する。その後、ポリシリコン層１
３上にレジスト層１５を塗布し、パターニングし、レジ
スト層１５をマスクにドライエッチングすることにより
ポリシリコンゲート電極Ｇを形成する。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体装置製造に
係り、特に微細なゲート電極を要する半導体装置の製造
方法に関する。
係り、特に微細なゲート電極を要する半導体装置の製造
方法に関する。
【０００２】
【従来の技術】近年、半導体装置の大規模集積化、デザ
インルールの縮小化が著しい。これに伴い、ＭＯＳＦＥ
Ｔなどのゲート電極寸法も微細化が要求される。Ｓｉ基
板上にゲート酸化膜を介してポリシリコン層を形成し、
ゲート電極をパターニングする。このときゲート電極は
フォトリソグラフィ技術を利用して形成されるが、ハー
フ・ミクロン、クウォーター・ミクロンの要求に応じて
寸法ばらつきの許容範囲が厳しくなってきている。
インルールの縮小化が著しい。これに伴い、ＭＯＳＦＥ
Ｔなどのゲート電極寸法も微細化が要求される。Ｓｉ基
板上にゲート酸化膜を介してポリシリコン層を形成し、
ゲート電極をパターニングする。このときゲート電極は
フォトリソグラフィ技術を利用して形成されるが、ハー
フ・ミクロン、クウォーター・ミクロンの要求に応じて
寸法ばらつきの許容範囲が厳しくなってきている。
【０００３】図３は、従来の半導体装置の製造方法に係
るポリシリコンゲート電極のパターニングに関する断面
図である。Ｓｉ基板３１上にゲート酸化膜３２を介して
ポリシリコン層３３を形成する。ポリシリコン層３３上
にフォトリソグラフィ工程ののためのレジスト層３５を
形成する。このとき、実際にはポリシリコン層３３上に
自然酸化膜３４が存在しており、レジスト層３５はポリ
シリコン層３３上の自然酸化膜３４の上に塗布され、パ
ターニングされることになる。
るポリシリコンゲート電極のパターニングに関する断面
図である。Ｓｉ基板３１上にゲート酸化膜３２を介して
ポリシリコン層３３を形成する。ポリシリコン層３３上
にフォトリソグラフィ工程ののためのレジスト層３５を
形成する。このとき、実際にはポリシリコン層３３上に
自然酸化膜３４が存在しており、レジスト層３５はポリ
シリコン層３３上の自然酸化膜３４の上に塗布され、パ
ターニングされることになる。
【０００４】
【発明が解決しようとする課題】上述のように、ポリシ
リコン層上に自然酸化膜が存在する状態でフォトリソグ
ラフィ工程によるポリシリコン層のパターニングをする
と、自然酸化膜の状態で、レジスト層のパターニング寸
法にばらつきが生じ、加工後のポリシリコン・エッチ寸
法も変わる。結局、ゲート電極の寸法ばらつきが顕著に
なり、要求されるゲート電極の許容寸法範囲を逸脱して
しまう恐れがある。
リコン層上に自然酸化膜が存在する状態でフォトリソグ
ラフィ工程によるポリシリコン層のパターニングをする
と、自然酸化膜の状態で、レジスト層のパターニング寸
法にばらつきが生じ、加工後のポリシリコン・エッチ寸
法も変わる。結局、ゲート電極の寸法ばらつきが顕著に
なり、要求されるゲート電極の許容寸法範囲を逸脱して
しまう恐れがある。
【０００５】本発明は、上記のような事情を考慮してな
されたもので、ゲート電極の寸法ばらつきが低減できる
半導体装置の製造方法を提供しようとするものである。
されたもので、ゲート電極の寸法ばらつきが低減できる
半導体装置の製造方法を提供しようとするものである。
【０００６】
【課題を解決するための手段】本発明に係る半導体装置
の製造方法は、Ｓｉウェハ上に形成されたポリシリコン
層に対し、フォトリソグラフィ技術を用いてゲート電極
をパターニングする工程において、前記フォトリソグラ
フィ技術におけるレジストの塗布前処理として前記ポリ
シリコン層上にできた自然酸化膜を除去する工程を含む
ことを特徴とする。また、前記自然酸化膜を除去する工
程はフッ素またはフッ素化合物を用いることを特徴とす
る。
の製造方法は、Ｓｉウェハ上に形成されたポリシリコン
層に対し、フォトリソグラフィ技術を用いてゲート電極
をパターニングする工程において、前記フォトリソグラ
フィ技術におけるレジストの塗布前処理として前記ポリ
シリコン層上にできた自然酸化膜を除去する工程を含む
ことを特徴とする。また、前記自然酸化膜を除去する工
程はフッ素またはフッ素化合物を用いることを特徴とす
る。
【０００７】上記本発明に係る半導体装置の製造方法に
よれば、レジスト塗布前にはポリシリコン層上にできた
任意の厚さの自然酸化膜は除去される。これにより、ポ
リシリコン層上の状態はどの場所も同じになる。
よれば、レジスト塗布前にはポリシリコン層上にできた
任意の厚さの自然酸化膜は除去される。これにより、ポ
リシリコン層上の状態はどの場所も同じになる。
【０００８】
【発明の実施の形態】図１（ａ）〜（ｃ）は、それぞれ
本発明における半導体装置の製造方法の一実施形態に係
るポリシリコンゲート電極のパターニング工程に関する
断面図である。図１（ａ）に示すように、Ｓｉ基板１１
上にゲート酸化膜（ＳｉＯ2）１２を形成し、その上に
ポリシリコン層１３を形成する。ポリシリコン層１３に
は例えば図示しない燐ガラスを塗布し適当な温度、時間
により燐拡散が行われる。その後、燐ガラスは除去され
て、ポリシリコン層１３はＳＣ-1（Standard Cleaning,
Solution 1 ）と呼ばれるウェハ表面のパーティクルと
有機物汚染等を除去するＡＰＭ洗浄（ammonium hydroxi
de／hydrogen peroxide ／ water mix、すなわちＮＨ4
ＯＨとＨ2Ｏ2の混合液による洗浄）を経る。ＳＣ-1は６
０℃程度の洗浄処理であり、次にレジスト層の塗布へと
移行するまでにポリシリコン層１３上全体に任意の膜厚
で自然酸化膜１４が形成される。
本発明における半導体装置の製造方法の一実施形態に係
るポリシリコンゲート電極のパターニング工程に関する
断面図である。図１（ａ）に示すように、Ｓｉ基板１１
上にゲート酸化膜（ＳｉＯ2）１２を形成し、その上に
ポリシリコン層１３を形成する。ポリシリコン層１３に
は例えば図示しない燐ガラスを塗布し適当な温度、時間
により燐拡散が行われる。その後、燐ガラスは除去され
て、ポリシリコン層１３はＳＣ-1（Standard Cleaning,
Solution 1 ）と呼ばれるウェハ表面のパーティクルと
有機物汚染等を除去するＡＰＭ洗浄（ammonium hydroxi
de／hydrogen peroxide ／ water mix、すなわちＮＨ4
ＯＨとＨ2Ｏ2の混合液による洗浄）を経る。ＳＣ-1は６
０℃程度の洗浄処理であり、次にレジスト層の塗布へと
移行するまでにポリシリコン層１３上全体に任意の膜厚
で自然酸化膜１４が形成される。
【０００９】そこで、図１（ｂ）に示すように、上記ポ
リシリコン層１３上に存在する自然酸化膜１４をＤＨＦ
洗浄（diluteＨＦ、すなわちＨＦとＨ2Ｏである希釈Ｈ
Ｆ（（１：２００〜１：５００）による洗浄）によって
除去する。その後、ポリシリコン層１３上にフォトリソ
グラフィのためのレジスト層１５を塗布する。なお、本
実施例では、自然酸化膜１４の除去にＤＨＦ洗浄を用い
たが、他のフッ素またはフッ素化合物を用いることがで
きる。またＨ３ＰＯ４水溶液など、リンまたはリン化合
物を用いることができる。
リシリコン層１３上に存在する自然酸化膜１４をＤＨＦ
洗浄（diluteＨＦ、すなわちＨＦとＨ2Ｏである希釈Ｈ
Ｆ（（１：２００〜１：５００）による洗浄）によって
除去する。その後、ポリシリコン層１３上にフォトリソ
グラフィのためのレジスト層１５を塗布する。なお、本
実施例では、自然酸化膜１４の除去にＤＨＦ洗浄を用い
たが、他のフッ素またはフッ素化合物を用いることがで
きる。またＨ３ＰＯ４水溶液など、リンまたはリン化合
物を用いることができる。
【００１０】次に、図１（ｃ）に示すように、上記ポリ
シリコン層１３上のレジスト層１５をパターニングし、
レジスト層１５をマスクにドライエッチングすることに
よりポリシリコンゲート電極Ｇを形成する。
シリコン層１３上のレジスト層１５をパターニングし、
レジスト層１５をマスクにドライエッチングすることに
よりポリシリコンゲート電極Ｇを形成する。
【００１１】上記実施形態の方法によれば、レジスト塗
布前にはポリシリコン層１３上にできた任意の厚さの自
然酸化膜（１４）は除去される。これにより、ポリシリ
コン層１３上の状態はレジスト塗布前においてどの場所
も同じになる。従って、レジスト層１５のパターニング
寸法ＰＨ及びポリシリコン層のエッチングに関する寸法
ＥＴは、自然酸化膜の状態に影響されることはなくな
る。これにより、ポリシリコンゲート電極Ｇの寸法（Ｅ
Ｔ）のばらつきは大幅に低減される。
布前にはポリシリコン層１３上にできた任意の厚さの自
然酸化膜（１４）は除去される。これにより、ポリシリ
コン層１３上の状態はレジスト塗布前においてどの場所
も同じになる。従って、レジスト層１５のパターニング
寸法ＰＨ及びポリシリコン層のエッチングに関する寸法
ＥＴは、自然酸化膜の状態に影響されることはなくな
る。これにより、ポリシリコンゲート電極Ｇの寸法（Ｅ
Ｔ）のばらつきは大幅に低減される。
【００１２】図２は、本発明の実施形態の方法を用いた
ポリシリコンゲート電極のパターニングを従来方法と比
較する特性図である。パターニング寸法は、１ウェハあ
たり任意の５箇所（５ｐｔｓ／ｗｆ）についてレジスト
層のパターニング寸法であるＰＨ寸、ゲート電極となる
ポリシリコン・エッチ寸法であるＥＴ寸のばらつきが示
されている。変換差は、ＰＨ寸に対するＥＴ寸の差であ
り、露光量の制御で調節することができる。
ポリシリコンゲート電極のパターニングを従来方法と比
較する特性図である。パターニング寸法は、１ウェハあ
たり任意の５箇所（５ｐｔｓ／ｗｆ）についてレジスト
層のパターニング寸法であるＰＨ寸、ゲート電極となる
ポリシリコン・エッチ寸法であるＥＴ寸のばらつきが示
されている。変換差は、ＰＨ寸に対するＥＴ寸の差であ
り、露光量の制御で調節することができる。
【００１３】従来技術では、ポリシリコン層に燐ガラス
塗布〜燐拡散後、燐ガラス除去工程後、ＳＣ-1洗浄を経
てレジスト層塗布したものであり、自然酸化膜除去に特
に注目した洗浄を行わずに、ポリシリコンゲート電極の
パターニングを行っている（量産結果も別途示した）。
塗布〜燐拡散後、燐ガラス除去工程後、ＳＣ-1洗浄を経
てレジスト層塗布したものであり、自然酸化膜除去に特
に注目した洗浄を行わずに、ポリシリコンゲート電極の
パターニングを行っている（量産結果も別途示した）。
【００１４】一方、本発明方法では、ポリシリコン層に
燐ガラス塗布〜燐拡散後、燐ガラス除去工程後、ＳＣ-1
洗浄を経て、さらにＤＨＦ洗浄を入れてからレジスト層
塗布したものであり、自然酸化膜除去に注目した洗浄を
行った後ポリシリコンゲート電極のパターニングを達成
している。
燐ガラス塗布〜燐拡散後、燐ガラス除去工程後、ＳＣ-1
洗浄を経て、さらにＤＨＦ洗浄を入れてからレジスト層
塗布したものであり、自然酸化膜除去に注目した洗浄を
行った後ポリシリコンゲート電極のパターニングを達成
している。
【００１５】パターニング寸法において、従来方法に比
べて本発明方法を用いた方がＰＨ寸、ＥＴ寸共にばらつ
きが小さく納まっていることがわかる。ウェハ面内でＰ
Ｈ寸の制御に安定性があれば、ＥＴ寸との変換差は露光
量次第で制御、調節可能であるので全く問題ない。この
ようなことから、ハーフ・ミクロン、クウォーター・ミ
クロンの厳しい要求に応じられるより精度の高いポリシ
リコンゲート電極のパターニングに寄与する。
べて本発明方法を用いた方がＰＨ寸、ＥＴ寸共にばらつ
きが小さく納まっていることがわかる。ウェハ面内でＰ
Ｈ寸の制御に安定性があれば、ＥＴ寸との変換差は露光
量次第で制御、調節可能であるので全く問題ない。この
ようなことから、ハーフ・ミクロン、クウォーター・ミ
クロンの厳しい要求に応じられるより精度の高いポリシ
リコンゲート電極のパターニングに寄与する。
【００１６】
【発明の効果】以上説明したように、本発明に係る半導
体装置の製造方法によれば、レジスト塗布前にはポリシ
リコン層上にできた任意の厚さの自然酸化膜は除去され
る。これにより、ポリシリコン層上の状態はどの場所も
同じになる。よって、フォトリソグラフィ工程によるレ
ジスト層のパターニング寸法、及びポリシリコン層のエ
ッチ寸法は自然酸化膜の状態に影響されず、ばらつきは
大幅に低減される。この結果、ゲート電極の寸法ばらつ
きが低減できる半導体装置の製造方法を提供することが
できる。
体装置の製造方法によれば、レジスト塗布前にはポリシ
リコン層上にできた任意の厚さの自然酸化膜は除去され
る。これにより、ポリシリコン層上の状態はどの場所も
同じになる。よって、フォトリソグラフィ工程によるレ
ジスト層のパターニング寸法、及びポリシリコン層のエ
ッチ寸法は自然酸化膜の状態に影響されず、ばらつきは
大幅に低減される。この結果、ゲート電極の寸法ばらつ
きが低減できる半導体装置の製造方法を提供することが
できる。
【図１】 （ａ）〜（ｃ）は、それぞれ本発明における
半導体装置の製造方法の一実施形態に係るポリシリコン
ゲート電極のパターニング工程に関する断面図である。
半導体装置の製造方法の一実施形態に係るポリシリコン
ゲート電極のパターニング工程に関する断面図である。
【図２】 本発明の実施形態の方法を用いたポリシリコ
ンゲート電極のパターニングを従来方法と比較する特性
図である。
ンゲート電極のパターニングを従来方法と比較する特性
図である。
【図３】 従来の半導体装置の製造方法に係るポリシリ
コンゲート電極のパターニングに関する断面図である。
コンゲート電極のパターニングに関する断面図である。
１１，３１…Ｓｉ基板 １２，３２…ゲート酸化膜 １３，３３…ポリシリコン層 １４，３４…自然酸化膜 １５，３５…レジスト層 Ｇ…ポリシリコンゲート電極
Claims (2)
- 【請求項１】 Ｓｉウェハ上に形成されたポリシリコン
層に対し、フォトリソグラフィ技術を用いてゲート電極
をパターニングする工程において、 前記フォトリソグラフィ技術におけるレジストの塗布前
処理として前記ポリシリコン層上にできた自然酸化膜を
除去する工程を含むことを特徴とする半導体装置の製造
方法。 - 【請求項２】 請求項１記載の半導体装置の製造方法に
おいて、自然酸化膜を除去する工程はフッ素またはフッ
素化合物を用いることを特徴とする半導体装置の製造方
法。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2002062577A JP3551183B2 (ja) | 2001-04-06 | 2002-03-07 | 半導体装置の製造方法 |
| US10/117,689 US6812080B2 (en) | 2001-04-06 | 2002-04-05 | Method of producing semiconductor device |
Applications Claiming Priority (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001-108063 | 2001-04-06 | ||
| JP2001108063 | 2001-04-06 | ||
| JP2002062577A JP3551183B2 (ja) | 2001-04-06 | 2002-03-07 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2002368213A true JP2002368213A (ja) | 2002-12-20 |
| JP3551183B2 JP3551183B2 (ja) | 2004-08-04 |
Family
ID=26613195
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2002062577A Expired - Fee Related JP3551183B2 (ja) | 2001-04-06 | 2002-03-07 | 半導体装置の製造方法 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US6812080B2 (ja) |
| JP (1) | JP3551183B2 (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006073983A (ja) * | 2004-09-03 | 2006-03-16 | Hynix Semiconductor Inc | 半導体メモリ素子の素子分離膜形成方法 |
| JP2007048592A (ja) * | 2005-08-10 | 2007-02-22 | Orc Mfg Co Ltd | エキシマランプ |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2004152862A (ja) * | 2002-10-29 | 2004-05-27 | Fujitsu Ltd | 半導体装置の製造方法 |
Family Cites Families (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0621091A (ja) | 1992-07-03 | 1994-01-28 | Seiko Epson Corp | 半導体装置の製造方法 |
| JP3714995B2 (ja) | 1995-07-05 | 2005-11-09 | シャープ株式会社 | 半導体装置 |
| JPH09223796A (ja) | 1996-02-15 | 1997-08-26 | Nkk Corp | 半導体装置の製造方法 |
| JPH10135270A (ja) * | 1996-10-31 | 1998-05-22 | Casio Comput Co Ltd | 半導体装置及びその製造方法 |
| US6025267A (en) * | 1998-07-15 | 2000-02-15 | Chartered Semiconductor Manufacturing, Ltd. | Silicon nitride--TEOS oxide, salicide blocking layer for deep sub-micron devices |
-
2002
- 2002-03-07 JP JP2002062577A patent/JP3551183B2/ja not_active Expired - Fee Related
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006073983A (ja) * | 2004-09-03 | 2006-03-16 | Hynix Semiconductor Inc | 半導体メモリ素子の素子分離膜形成方法 |
| JP2007048592A (ja) * | 2005-08-10 | 2007-02-22 | Orc Mfg Co Ltd | エキシマランプ |
Also Published As
| Publication number | Publication date |
|---|---|
| US20020151122A1 (en) | 2002-10-17 |
| JP3551183B2 (ja) | 2004-08-04 |
| US6812080B2 (en) | 2004-11-02 |
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