JPH01179361A - 半導体素子製造方法 - Google Patents
半導体素子製造方法Info
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- JPH01179361A JPH01179361A JP94988A JP94988A JPH01179361A JP H01179361 A JPH01179361 A JP H01179361A JP 94988 A JP94988 A JP 94988A JP 94988 A JP94988 A JP 94988A JP H01179361 A JPH01179361 A JP H01179361A
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- Japan
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- gate electrode
- photoresist
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- Pending
Links
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（産業上の利用分野〕
本発明はＭＩＳ型電界効果トランジスタの製造方法に関
するものある。
するものある。
従来のＭＩＳ型電界効果トランジスタは第２図に示すよ
うに、素子領域１６、素子分離領域１０及びゲート電極
１２による多くの段差を有している０図中９はＳＬ基板
、１１はＳｉＯ２膜、１３はソース、１４はドレインで
ある。その−例として、柴田らによるＶＬＳＩテクノロ
ジー人門ｐ 、４９（１９８６，平凡社）がある。今後
、素子全体が微細化されていくと、段差部分において、
ゲート電極や配線が断線する可能性が出てくる。
うに、素子領域１６、素子分離領域１０及びゲート電極
１２による多くの段差を有している０図中９はＳＬ基板
、１１はＳｉＯ２膜、１３はソース、１４はドレインで
ある。その−例として、柴田らによるＶＬＳＩテクノロ
ジー人門ｐ 、４９（１９８６，平凡社）がある。今後
、素子全体が微細化されていくと、段差部分において、
ゲート電極や配線が断線する可能性が出てくる。
今後、配線が多層化されると、この傾向は増大する。こ
れを避ける方法は可能な限り、段差を生じさせないこと
である。すなわち、第２図に示す素子分離領域１０やゲ
ート電極１２の表面の高さが素子領域１６の表面のそれ
と同一になるように、素子分離領域１０やゲート電極１
２を埋め込むことにより、段差を小さくできる。
れを避ける方法は可能な限り、段差を生じさせないこと
である。すなわち、第２図に示す素子分離領域１０やゲ
ート電極１２の表面の高さが素子領域１６の表面のそれ
と同一になるように、素子分離領域１０やゲート電極１
２を埋め込むことにより、段差を小さくできる。
本発明の目的はＭＩＳ型電界効果トランジスタの表面形
状を可能な限り平坦化する方法を提供することにある。
状を可能な限り平坦化する方法を提供することにある。
本発明はＭＩＳ型電界効果トランジスタを製造する工程
において、素子分離領域表面と素子領域表面の高さとが
一定になるように素子分離した後、ゲート電極形状の反
転パターンを用いて、前記素子領域の半導体と前記素子
分離領域の絶縁膜とをゲート電極となる厚さ分だけエツ
チングし、次に前記素子領域の半導体上にゲート絶縁膜
を形成し、ゲート材料を前記ゲート電極の厚さ以上に成
長した後、有機膜をスピンコートし、前記有機膜と前記
ゲート材料とが等速でエツチングできる条件の下で前記
ゲート絶縁膜の少なくとも１部が露出するまでエツチン
グした後、イオン注入法によリソース・ドレイン領域を
形成することを特徴とする半導体素子製造方法である。
において、素子分離領域表面と素子領域表面の高さとが
一定になるように素子分離した後、ゲート電極形状の反
転パターンを用いて、前記素子領域の半導体と前記素子
分離領域の絶縁膜とをゲート電極となる厚さ分だけエツ
チングし、次に前記素子領域の半導体上にゲート絶縁膜
を形成し、ゲート材料を前記ゲート電極の厚さ以上に成
長した後、有機膜をスピンコートし、前記有機膜と前記
ゲート材料とが等速でエツチングできる条件の下で前記
ゲート絶縁膜の少なくとも１部が露出するまでエツチン
グした後、イオン注入法によリソース・ドレイン領域を
形成することを特徴とする半導体素子製造方法である。
以下に、第１図（ａ）〜（ｅ）を参照して本発明の詳細
な説明する。
な説明する。
以下の実施例では多結晶Ｓｉをゲート電極としたｎチャ
ネルＭＯ３ＦＥＴを例として用いる。
ネルＭＯ３ＦＥＴを例として用いる。
第１図（ａ）に示すように、Ｓｉ基板１上に素子領域パ
ターンをフォトレジストを用いて形成し、これをマスク
としてＳｉ基板１を５０００人エツチング除去する。次
に、前述の素子領域パターン形成時に、フォトレジスト
を用いてエツチングしておいたＳｉＯ□膜２及びＳｉ３
Ｎ、膜３をマスクとして第１図（ｂ）のように熱酸化法
により１癖のＳｉＯ□膜４を素子分離領域として形成す
る。
ターンをフォトレジストを用いて形成し、これをマスク
としてＳｉ基板１を５０００人エツチング除去する。次
に、前述の素子領域パターン形成時に、フォトレジスト
を用いてエツチングしておいたＳｉＯ□膜２及びＳｉ３
Ｎ、膜３をマスクとして第１図（ｂ）のように熱酸化法
により１癖のＳｉＯ□膜４を素子分離領域として形成す
る。
Ｓｉ、 Ｎ４膜３及びＳｉＯ□膜２を除去した後、ゲー
ト電極形状の反転パターンをフォトレジストを用いて形
成し、これをマスクとして、Ｓｉ基板１及びＳｉＯ□膜
４を３０００人エツチング除去する。フォトレジストを
除去した後、ゲート絶縁膜として２００人の５ｊＯ７膜
５を熱酸化法により形成する。
ト電極形状の反転パターンをフォトレジストを用いて形
成し、これをマスクとして、Ｓｉ基板１及びＳｉＯ□膜
４を３０００人エツチング除去する。フォトレジストを
除去した後、ゲート絶縁膜として２００人の５ｊＯ７膜
５を熱酸化法により形成する。
第１図（ｃ）において、ゲート電極となる多結晶Ｓ１膜
６をＬＰＣＶＤ法により５０００人形成し、その上に有
機膜７としてフォトレジストをスピンコートする。
６をＬＰＣＶＤ法により５０００人形成し、その上に有
機膜７としてフォトレジストをスピンコートする。
その後フォトレジストを２００℃でＮ２中でベークし、
フォトレジスト表面を平坦化した後、第１図（ｄ）のよ
うに０２とＣＦ、どのガス雰囲気のドライエツチングに
より、有機膜７と多結晶Ｓｉ膜６とを等速度でエッチバ
ックする。このドライエッチの終点は、第１図（ｅ）に
示すように、ゲート絶縁膜としてのＳｉＯ□膜５の表面
が現れた時点とする。その後、ヒ素のイオン注入により
、ソース１５及びドレイン８を形成する。
フォトレジスト表面を平坦化した後、第１図（ｄ）のよ
うに０２とＣＦ、どのガス雰囲気のドライエツチングに
より、有機膜７と多結晶Ｓｉ膜６とを等速度でエッチバ
ックする。このドライエッチの終点は、第１図（ｅ）に
示すように、ゲート絶縁膜としてのＳｉＯ□膜５の表面
が現れた時点とする。その後、ヒ素のイオン注入により
、ソース１５及びドレイン８を形成する。
ソース１５． ドレイン８及びゲート電極にＡＱ電極を
作成することにより、多結晶Ｓｉゲー１− ｎチャネル
ＭＯ５ＦＥＴが完成する。以上の実施例は、ｎチャネル
ＭＯ３ＦＥＴであったが、ＰチャネルＭＯ５ＦＥＴでも
可能である。
作成することにより、多結晶Ｓｉゲー１− ｎチャネル
ＭＯ５ＦＥＴが完成する。以上の実施例は、ｎチャネル
ＭＯ３ＦＥＴであったが、ＰチャネルＭＯ５ＦＥＴでも
可能である。
本発明の利用により、素子が微細化され構造が複雑にな
っても、素子分離領域やゲート電極の表面の高さが素子
領域の表面と同一になり、配線等の断線の可能性は低い
。
っても、素子分離領域やゲート電極の表面の高さが素子
領域の表面と同一になり、配線等の断線の可能性は低い
。
以上のように本発明によるときには素子表面の段差を軽
減するのみならず、ひいては大規模集積回路の実現に大
きく寄与できる効果を有する。
減するのみならず、ひいては大規模集積回路の実現に大
きく寄与できる効果を有する。
第１図（ａ）〜（ｅ）は本発明の一実施例の工程を工程
順に示す断面図、第２図は本発明の従来例を示す図であ
る。 １・・・ＳＬ基板 ２，４，５・・・ＳｉＯ
□膜３・・・Ｓｉ、 Ｎ４膜 ６・・・多結
晶Ｓｉ膜７・・・有機膜 ８・・・ドレイ
ン１０・・・素子分離領域 １２・・・ゲート電極
１５・・・ソース
順に示す断面図、第２図は本発明の従来例を示す図であ
る。 １・・・ＳＬ基板 ２，４，５・・・ＳｉＯ
□膜３・・・Ｓｉ、 Ｎ４膜 ６・・・多結
晶Ｓｉ膜７・・・有機膜 ８・・・ドレイ
ン１０・・・素子分離領域 １２・・・ゲート電極
１５・・・ソース
Claims (1)
- （１）ＭＩＳ型電界効果トランジスタを製造する工程に
おいて、素子分離領域表面と素子領域表面の高さとが一
定になるように素子分離した後、ゲート電極形状の反転
パターンを用いて、前記素子領域の半導体と前記素子分
離領域の絶縁膜とをゲート電極となる厚さ分だけエッチ
ングし、次に前記素子領域の半導体上にゲート絶縁膜を
形成し、ゲート材料を前記ゲート電極の厚さ以上に成長
した後、有機膜をスピンコートし、前記有機膜と前記ゲ
ート材料とが等速でエッチングできる条件の下で前記ゲ
ート絶縁膜の少なくとも１部が露出するまでエッチング
した後、イオン注入法によリソース・ドレイン領域を形
成することを特徴とする半導体素子製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP94988A JPH01179361A (ja) | 1988-01-05 | 1988-01-05 | 半導体素子製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP94988A JPH01179361A (ja) | 1988-01-05 | 1988-01-05 | 半導体素子製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH01179361A true JPH01179361A (ja) | 1989-07-17 |
Family
ID=11487925
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP94988A Pending JPH01179361A (ja) | 1988-01-05 | 1988-01-05 | 半導体素子製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH01179361A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2011049410A (ja) * | 2009-08-28 | 2011-03-10 | National Institute Of Advanced Industrial Science & Technology | 炭化珪素絶縁ゲート電界効果トランジスタを用いたインバータ回路および論理ゲート回路 |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6014471A (ja) * | 1983-07-05 | 1985-01-25 | Oki Electric Ind Co Ltd | 半導体装置の製造方法 |
| JPS61102781A (ja) * | 1984-10-26 | 1986-05-21 | Matsushita Electronics Corp | 電界効果トランジスタの製造方法 |
-
1988
- 1988-01-05 JP JP94988A patent/JPH01179361A/ja active Pending
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6014471A (ja) * | 1983-07-05 | 1985-01-25 | Oki Electric Ind Co Ltd | 半導体装置の製造方法 |
| JPS61102781A (ja) * | 1984-10-26 | 1986-05-21 | Matsushita Electronics Corp | 電界効果トランジスタの製造方法 |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2011049410A (ja) * | 2009-08-28 | 2011-03-10 | National Institute Of Advanced Industrial Science & Technology | 炭化珪素絶縁ゲート電界効果トランジスタを用いたインバータ回路および論理ゲート回路 |
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