JPS63307744A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPS63307744A JPS63307744A JP14448387A JP14448387A JPS63307744A JP S63307744 A JPS63307744 A JP S63307744A JP 14448387 A JP14448387 A JP 14448387A JP 14448387 A JP14448387 A JP 14448387A JP S63307744 A JPS63307744 A JP S63307744A
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- JP
- Japan
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- electrode wiring
- anisotropic etching
- semiconductor device
- insulating film
- electrode
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- Pending
Links
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Landscapes
- Weting (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
この発明は半導体装置の製造方法に関し、特に電極配線
の形成に関するものである。
の形成に関するものである。
第２図は従来の半導体装置の製造方法を示す工程別断面
図であり、以下これを用いて従来の方法を説明する。ま
ず、第２図（ａ）に示すようにシリコン基板１上に熱酸
化法などにより第１絶縁膜２ （例えば二酸化シリコン
膜）を形成した後、ＣＶＤ法、スパッタ法などにより第
１電極配線膜３及び第２電極配線膜４を形成し、写真製
版によりフォトレジスト５によるマスクパターンを形成
する。
図であり、以下これを用いて従来の方法を説明する。ま
ず、第２図（ａ）に示すようにシリコン基板１上に熱酸
化法などにより第１絶縁膜２ （例えば二酸化シリコン
膜）を形成した後、ＣＶＤ法、スパッタ法などにより第
１電極配線膜３及び第２電極配線膜４を形成し、写真製
版によりフォトレジスト５によるマスクパターンを形成
する。
次に、第２図（′ｂ）に示すようにエツチング法により
第１電極配線膜３及び第２電極配線膜４を加工し、所望
の電極配線を得る。次に、第２図（Ｃ１に示すようにプ
ラズマアッシングなどによりフォトレジスト５を除去し
た後、ＣＶＤ法などにより第２絶縁膜６を形成する。
第１電極配線膜３及び第２電極配線膜４を加工し、所望
の電極配線を得る。次に、第２図（Ｃ１に示すようにプ
ラズマアッシングなどによりフォトレジスト５を除去し
た後、ＣＶＤ法などにより第２絶縁膜６を形成する。
従来の半導体装置の製造方法では電極配線によって生じ
る段差の為、以後の工程の膜や配線を形成する際にステ
ップカバレッジ（被覆性）が悪くなり、また微細加工が
困難になるなどの問題点があった。
る段差の為、以後の工程の膜や配線を形成する際にステ
ップカバレッジ（被覆性）が悪くなり、また微細加工が
困難になるなどの問題点があった。
この発明では上記のような問題点を解消するためになさ
れたもので、電極配線によって生じる段差の影響を軽減
して、以後の工程の微細加工を容易にし、デバイスの信
頼性を高めることのできる半導体装置の製造方法を得る
ことを目的とする。
れたもので、電極配線によって生じる段差の影響を軽減
して、以後の工程の微細加工を容易にし、デバイスの信
頼性を高めることのできる半導体装置の製造方法を得る
ことを目的とする。
この発明に係る半導体装置の製造方法は、電極配線を異
方性エツチングにより加工した後に、等方性エツチング
によって電極配線の上部に傾斜をつけたものである。
方性エツチングにより加工した後に、等方性エツチング
によって電極配線の上部に傾斜をつけたものである。
この発明においては、等方性エツチングによって電極配
線の上部に傾斜をつけたことにより、以後の工程の微細
加工を容易にし、デバイスの信頼性を高めることができ
る。
線の上部に傾斜をつけたことにより、以後の工程の微細
加工を容易にし、デバイスの信頼性を高めることができ
る。
以下、この発明の一実施例を図について説明する。第１
図は本発明の一実施例による半導体装置の製造方法を示
す工程別断面図である。第１図（ａ）は第２図（ｂ）と
同じ状態である。次に第１図（ｂｌに示すように第１電
極配線膜３を、第２電極配線膜４に対する選択性が大き
くとれる条件で（即ち、第１配線膜３のみをエツチング
できる条件で）等方性エツチングする。次に第１図（Ｃ
）に示すようにプラズマアッシングなどによりフォトレ
ジスト５を除去した後、ＣＶＤ法などにより第２絶縁膜
６を形成する。
図は本発明の一実施例による半導体装置の製造方法を示
す工程別断面図である。第１図（ａ）は第２図（ｂ）と
同じ状態である。次に第１図（ｂｌに示すように第１電
極配線膜３を、第２電極配線膜４に対する選択性が大き
くとれる条件で（即ち、第１配線膜３のみをエツチング
できる条件で）等方性エツチングする。次に第１図（Ｃ
）に示すようにプラズマアッシングなどによりフォトレ
ジスト５を除去した後、ＣＶＤ法などにより第２絶縁膜
６を形成する。
なお、上記実施例では電極配線膜が二層の場合について
述べたが、三層以上の場合についても同様の効果が期待
できる。
述べたが、三層以上の場合についても同様の効果が期待
できる。
以上のように、この発明によれば、電極配線を異方性エ
ツチングにより加工した後に、等方性エツチングによっ
て電極配線の上部に傾斜をつけるようにしたので、以後
の工程の微細加工を容易にし、デバイスの信頼性を高め
ることができる効果がある。
ツチングにより加工した後に、等方性エツチングによっ
て電極配線の上部に傾斜をつけるようにしたので、以後
の工程の微細加工を容易にし、デバイスの信頼性を高め
ることができる効果がある。
第１図はこの発明の一実施例による半導体装置の製造方
法を示す工程別断面図、第２図は従来の半導体装置の製
造方法を示す工程別断面図である。 １はシリコン基板、２は第１絶縁膜、３は第１電極配線
膜、４は第２電極配線膜、５はフォトレジスト、６は第
２絶縁膜である。 なお図中同一符号は同−又は相当部分を示す。
法を示す工程別断面図、第２図は従来の半導体装置の製
造方法を示す工程別断面図である。 １はシリコン基板、２は第１絶縁膜、３は第１電極配線
膜、４は第２電極配線膜、５はフォトレジスト、６は第
２絶縁膜である。 なお図中同一符号は同−又は相当部分を示す。
Claims (1)
- （１）半導体基板の表面に絶縁膜を形成する工程と、 該絶縁膜上に異方性エッチングにより電極配線を形成す
る工程と、 所望の上記電極配線の上部に等方性エッチングにより傾
斜をつける工程とを含むことを特徴とする半導体装置の
製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14448387A JPS63307744A (ja) | 1987-06-09 | 1987-06-09 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14448387A JPS63307744A (ja) | 1987-06-09 | 1987-06-09 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS63307744A true JPS63307744A (ja) | 1988-12-15 |
Family
ID=15363365
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP14448387A Pending JPS63307744A (ja) | 1987-06-09 | 1987-06-09 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS63307744A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5354716A (en) * | 1990-05-02 | 1994-10-11 | Nec Electronics, Inc. | Method for forming a DRAM memory cell with tapered capacitor electrodes |
-
1987
- 1987-06-09 JP JP14448387A patent/JPS63307744A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5354716A (en) * | 1990-05-02 | 1994-10-11 | Nec Electronics, Inc. | Method for forming a DRAM memory cell with tapered capacitor electrodes |
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