JPS63211742A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPS63211742A JPS63211742A JP62045642A JP4564287A JPS63211742A JP S63211742 A JPS63211742 A JP S63211742A JP 62045642 A JP62045642 A JP 62045642A JP 4564287 A JP4564287 A JP 4564287A JP S63211742 A JPS63211742 A JP S63211742A
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Links
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Landscapes
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
- Formation Of Insulating Films (AREA)
- Dicing (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
この発明は半導体装置の製造方法に関し、特にダイシン
グライン部のＰ２Ｏ膜と３１基板トの間の急激な段差を
解消できるようにした半導体の製造方法に関する。
グライン部のＰ２Ｏ膜と３１基板トの間の急激な段差を
解消できるようにした半導体の製造方法に関する。
第８図から第１２図は従来の半導体装置の各製造工程に
おける半導体装置の工程断面図である。
おける半導体装置の工程断面図である。
まず、第８図に示されるようにシリコン基板（１）上に
拡散領域分離用酸化膜（２）を形成し、そしてその上に
０７Ｄ法により成長させたＰＥＧ膜（４）を形成する。
拡散領域分離用酸化膜（２）を形成し、そしてその上に
０７Ｄ法により成長させたＰＥＧ膜（４）を形成する。
次に、第９図に示すようにレジストマスク（６ｂ）を用
いてＰＳＧ膜を選択除去する。この際同時に酸化膜（２
）の（２ｂ）部も除去される。レジストパターンを取り
除き、第１０図に示−されるようにスパッタ法によりア
ルミを成長させ、第１１図に示さく５ｄ）部の厚さが違
うので（５ｅ）部のようにアルミ残ができる。その後、
レジストパターン（６Ｃ）を取り除くが、密着が悪いア
ルミ残（５ｅ）が第１２図に示されるようにはがれる場
合がある。
いてＰＳＧ膜を選択除去する。この際同時に酸化膜（２
）の（２ｂ）部も除去される。レジストパターンを取り
除き、第１０図に示−されるようにスパッタ法によりア
ルミを成長させ、第１１図に示さく５ｄ）部の厚さが違
うので（５ｅ）部のようにアルミ残ができる。その後、
レジストパターン（６Ｃ）を取り除くが、密着が悪いア
ルミ残（５ｅ）が第１２図に示されるようにはがれる場
合がある。
第１２図に示されるようにレジスト（６ｂ）除去の際に
はがれた（５ｅ）部が第１３図に示されるように、アル
ミ配線（５ｆ）間を図示のようにまたぎショートする原
因となる。
はがれた（５ｅ）部が第１３図に示されるように、アル
ミ配線（５ｆ）間を図示のようにまたぎショートする原
因となる。
このように従来の半導体装置においては第１３図に示さ
れるように、はがれたアルミ残が、アルミ配線間をまた
ぎショートするので従って、半導体装置が誤動作をする
問題点があった。
れるように、はがれたアルミ残が、アルミ配線間をまた
ぎショートするので従って、半導体装置が誤動作をする
問題点があった。
この発明は上記のような問題点を解消するなめになされ
たもので、ダイシングライン部の縦方向のアルミ膜厚（
第１０図における（５ｂ）部＠ （＋５０）部。
たもので、ダイシングライン部の縦方向のアルミ膜厚（
第１０図における（５ｂ）部＠ （＋５０）部。
（５ｄ）部）が均一となり、異方性エツチングの際にア
ルミ膜厚の不均一によるアルミ残が起こらないようにし
た半導体装置の製造方法を提供するものである。
ルミ膜厚の不均一によるアルミ残が起こらないようにし
た半導体装置の製造方法を提供するものである。
この発明は半導体装置の製造方法であって、ＰＳＧ膜を
エツチングする際にオーバーエッチされ酸化膜の（２ｂ
）部もエツチングされるのを、ゲート工程時に形成する
ポリシリコンをダイシングライン部にまで残すことによ
って防ぎ、また、ポリシリコンがＰＳＧ膜（４＆）とシ
リコン基板（１）との急激な段差をやわらげ、アルミ膜
の縦方向の膜厚が均一になるようにしたものである。
エツチングする際にオーバーエッチされ酸化膜の（２ｂ
）部もエツチングされるのを、ゲート工程時に形成する
ポリシリコンをダイシングライン部にまで残すことによ
って防ぎ、また、ポリシリコンがＰＳＧ膜（４＆）とシ
リコン基板（１）との急激な段差をやわらげ、アルミ膜
の縦方向の膜厚が均一になるようにしたものである。
この発明に係る半導体装置の製造方法ではダイシングラ
イン部のアルミ膜の縦方向の膜厚が均一になるのでレジ
ストマスク（６ｏ）を用いてアルミを異方性エツチング
した時、アルミ残が起こらないものである。
イン部のアルミ膜の縦方向の膜厚が均一になるのでレジ
ストマスク（６ｏ）を用いてアルミを異方性エツチング
した時、アルミ残が起こらないものである。
以下、この発明の一実施例を図について説明するＯ
即ち、第１図のように厚い酸化膜（２）とダイシングラ
イン部のシリコン基板（１）上にまたがって、ポリシリ
コンを残すような構造をつくる。
イン部のシリコン基板（１）上にまたがって、ポリシリ
コンを残すような構造をつくる。
次に、第２図に示されるように、シリコン基板（１）上
に拡散領域分離用酸化膜（２）を形成する。
に拡散領域分離用酸化膜（２）を形成する。
ついで第３図に示されるように、ゲート形成時に使うポ
リシリコンを厚い酸化膜部分（２）からダイシングライ
ン部までまたいで残るようにレジストパターン（６ａ）
を作り、第４図に示されるように、ポリシリコンを選択
除去する。さらに、第５図に示されるようＰ２Ｏ膜（４
）をＯＶＤ法により成長させ、第６図に示されるように
、ＰＥＧ膜、ポリシリコン、ダイシングライン部のシリ
コン基板との段差がなだらかになるように、ダイシング
ライン部のエツジからある距離（７）はなれたところに
ｐｇＧ膜（４ａ）のエツジがくるように、レジストマス
ク（６ｂ）でＰＳＧ膜を選択除去する。その後レジスト
マスク（６ｂ）を取り除き、第７図に示されるようにス
パッタ法によりアルミ膜（５）を成長させ、第１図に示
されるように、ポリシリコン【３）とアルミ（５）がシ
ョートしないようにＰ２Ｏ膜（４ａ）からある距離（８
）の余裕をもたせるようにレジストマスク（６０）を用
いてアルミ膜を選択除去する。
リシリコンを厚い酸化膜部分（２）からダイシングライ
ン部までまたいで残るようにレジストパターン（６ａ）
を作り、第４図に示されるように、ポリシリコンを選択
除去する。さらに、第５図に示されるようＰ２Ｏ膜（４
）をＯＶＤ法により成長させ、第６図に示されるように
、ＰＥＧ膜、ポリシリコン、ダイシングライン部のシリ
コン基板との段差がなだらかになるように、ダイシング
ライン部のエツジからある距離（７）はなれたところに
ｐｇＧ膜（４ａ）のエツジがくるように、レジストマス
ク（６ｂ）でＰＳＧ膜を選択除去する。その後レジスト
マスク（６ｂ）を取り除き、第７図に示されるようにス
パッタ法によりアルミ膜（５）を成長させ、第１図に示
されるように、ポリシリコン【３）とアルミ（５）がシ
ョートしないようにＰ２Ｏ膜（４ａ）からある距離（８
）の余裕をもたせるようにレジストマスク（６０）を用
いてアルミ膜を選択除去する。
上述のごとく、ダイシングライン部のエツジにゲート工
程時に形成するポリシリコンを残すことによって、ＰＳ
Ｇ膜の選択除去の際の酸化膜へのオーバーエッチを防ぎ
、ＰＳＧ膜とシリコン基板との段差を小さくしているの
で、アルミ膜の縦方向の膜厚が均一になり、アルミの異
方性エツチングの際に、アルミの残が起こらな―。
程時に形成するポリシリコンを残すことによって、ＰＳ
Ｇ膜の選択除去の際の酸化膜へのオーバーエッチを防ぎ
、ＰＳＧ膜とシリコン基板との段差を小さくしているの
で、アルミ膜の縦方向の膜厚が均一になり、アルミの異
方性エツチングの際に、アルミの残が起こらな―。
なお、上記の実施例ではＰＳＧ膜のエツチングの際の酸
化膜へのオーバーエッチを防ぐためポリシリコンを用い
たが、Ｍｏ、Ｗなどの高融点金属または、どのシリサイ
ドを用いても有効である。
化膜へのオーバーエッチを防ぐためポリシリコンを用い
たが、Ｍｏ、Ｗなどの高融点金属または、どのシリサイ
ドを用いても有効である。
以上のようにこの発明によれば、アルミの選択除去の際
の異方性エツチングの際にアルミ残が起こらないので、
アルミ残が飛んで回路を短絡することがなくなる。
の異方性エツチングの際にアルミ残が起こらないので、
アルミ残が飛んで回路を短絡することがなくなる。
第１図から第７図はこの発明による半導体装置名製造工
程における半導体装置の断面図、第８図から第１３図は
従来の半導体装置の各製造工程の断面図である。 図において、（１）はシリコン基板、（２）は酸化膜、
（３）はポリシリコン、（４）はＰＳＧ膜、（５）はア
ルミ膜、（６）は７オトレジストマスク、（７）はダイ
シングライン部のエツジとＰＥＧ膜エツジとの余裕距離
、（８）けＰＳＧ膜エツジとアルミ膜エツジとの余裕距
離えである＠ なお、図中、同一符号は同−又は相当部分を示すＯ
程における半導体装置の断面図、第８図から第１３図は
従来の半導体装置の各製造工程の断面図である。 図において、（１）はシリコン基板、（２）は酸化膜、
（３）はポリシリコン、（４）はＰＳＧ膜、（５）はア
ルミ膜、（６）は７オトレジストマスク、（７）はダイ
シングライン部のエツジとＰＥＧ膜エツジとの余裕距離
、（８）けＰＳＧ膜エツジとアルミ膜エツジとの余裕距
離えである＠ なお、図中、同一符号は同−又は相当部分を示すＯ
Claims (1)
- 半導体装置の製造方法であつて、ダイシングラインのエ
ッジにゲート工程時に形成するポリシリコンを残すよう
にしたことを特徴とする半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62045642A JPS63211742A (ja) | 1987-02-27 | 1987-02-27 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62045642A JPS63211742A (ja) | 1987-02-27 | 1987-02-27 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS63211742A true JPS63211742A (ja) | 1988-09-02 |
Family
ID=12725022
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62045642A Pending JPS63211742A (ja) | 1987-02-27 | 1987-02-27 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS63211742A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01238123A (ja) * | 1988-03-18 | 1989-09-22 | Fujitsu Ltd | 半導体装置の製造方法 |
| US5278098A (en) * | 1991-03-05 | 1994-01-11 | Sgs-Thomson Microelectronics, Inc. | Method for self-aligned polysilicon contact formation |
-
1987
- 1987-02-27 JP JP62045642A patent/JPS63211742A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01238123A (ja) * | 1988-03-18 | 1989-09-22 | Fujitsu Ltd | 半導体装置の製造方法 |
| US5278098A (en) * | 1991-03-05 | 1994-01-11 | Sgs-Thomson Microelectronics, Inc. | Method for self-aligned polysilicon contact formation |
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