JPH01238123A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPH01238123A JPH01238123A JP6611388A JP6611388A JPH01238123A JP H01238123 A JPH01238123 A JP H01238123A JP 6611388 A JP6611388 A JP 6611388A JP 6611388 A JP6611388 A JP 6611388A JP H01238123 A JPH01238123 A JP H01238123A
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- Pending
Links
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- 238000004519 manufacturing process Methods 0.000 title claims description 12
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Landscapes
- Exposure Of Semiconductors, Excluding Electron Or Ion Beam Exposure (AREA)
- Weting (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔１既 要〕
ダイシングライン上に設けるパターンの形成方法の改良
に関し、 ダイシングライン上に設けるパターンの形成の際に、下
層のエツジ部或いは屈曲部に上層の残渣が生じるのを防
止することが可能な半導体装置の製造方法の提供を目的
とし、 半導体基板上に設けた第１の被膜の上に形成した第２の
被膜のエツチングを行う際に、第２の被膜とのエツチン
グ選択比の大なる材料よりなるマスクを第１の被膜のエ
ツジ部或いは屈曲部の上部の前記第２の被膜の表面に形
成し、第２の被膜のエツチングを行うよう構成する。
に関し、 ダイシングライン上に設けるパターンの形成の際に、下
層のエツジ部或いは屈曲部に上層の残渣が生じるのを防
止することが可能な半導体装置の製造方法の提供を目的
とし、 半導体基板上に設けた第１の被膜の上に形成した第２の
被膜のエツチングを行う際に、第２の被膜とのエツチン
グ選択比の大なる材料よりなるマスクを第１の被膜のエ
ツジ部或いは屈曲部の上部の前記第２の被膜の表面に形
成し、第２の被膜のエツチングを行うよう構成する。
本発明は、半導体装置の製造方法に係り、特にダイシン
グライン上に設けるパターンの形成方法の改良に関する
ものである。
グライン上に設けるパターンの形成方法の改良に関する
ものである。
半導体基板上に形成する素子形成領域の境界に設けるダ
イシングライン上には、アライメントマークやバーニア
等の種々の検査パターンやモニターパターンが形成され
ている。
イシングライン上には、アライメントマークやバーニア
等の種々の検査パターンやモニターパターンが形成され
ている。
これらのパターンは見易さや作業性を重視するため、素
子形成部分のデバイスパターンとは異なる構造にしてい
る。
子形成部分のデバイスパターンとは異なる構造にしてい
る。
しかしながら上層のエツチング処理を行った後に、下層
のエツジ部或いは屈曲部に上層の残渣が生じ、後にそれ
が飛散して素子形成部分のデバイスパターンに悪影響を
与えている。
のエツジ部或いは屈曲部に上層の残渣が生じ、後にそれ
が飛散して素子形成部分のデバイスパターンに悪影響を
与えている。
以上のような状況からダイシングライン上に設けるパタ
ーンの形成の際に、下層のエツジ部或いは屈曲部に上層
の残渣が生じるのを防止することが可能な半導体装置の
製造方法が要望されている。
ーンの形成の際に、下層のエツジ部或いは屈曲部に上層
の残渣が生じるのを防止することが可能な半導体装置の
製造方法が要望されている。
従来の半導体装置の製造方法を第２図により、ダイシン
グライン上のＰＳＧ膜パターン側壁の場合につき説明す
る。
グライン上のＰＳＧ膜パターン側壁の場合につき説明す
る。
先ず第２図ｆａｔに示すように、図示しない素子形成領
域と同時に、半導体基板１１の表面にＰ Ｓ Ｇ膜パタ
ーン１２を形成する。
域と同時に、半導体基板１１の表面にＰ Ｓ Ｇ膜パタ
ーン１２を形成する。
次に第２図（ｂ）に示すように、図示しない素子形成領
域と同時に、アルミニウム膜１３を形成する。
域と同時に、アルミニウム膜１３を形成する。
最後にこの部分ではこのこのアルミニウム膜１３は不要
なので、素子形成部分のパターニングを行う際に第２図
（Ｃ）に示すように、このアルミニウム膜１３を同時に
エツチングして除去する。
なので、素子形成部分のパターニングを行う際に第２図
（Ｃ）に示すように、このアルミニウム膜１３を同時に
エツチングして除去する。
この際ＰＳＧ膜１２の端部にアルミニウム膜の残渣１３
ａが残る。
ａが残る。
又、第３図に示すようなシリコン酸化膜２２を設ける場
合においては、先ず第３図＋ａ）に示すようにシリコン
酸化膜２２の全表面にポリシリコン膜２３を形成し、異
方性エツチングを行うと、第３図（ｂ）に示すように、
シリコン酸化膜２２の側壁にポリシリコン膜２３の残渣
２３ａが残る。
合においては、先ず第３図＋ａ）に示すようにシリコン
酸化膜２２の全表面にポリシリコン膜２３を形成し、異
方性エツチングを行うと、第３図（ｂ）に示すように、
シリコン酸化膜２２の側壁にポリシリコン膜２３の残渣
２３ａが残る。
このようにして生じた残渣が飛散して第４図に示すよう
に、素子形成領域の半導体基板３１の上に設けた電極３
３間に付着すると、残渣が導電性の場合はショートの原
因となり、非専電性の場合においては外観不良の原因と
なる。
に、素子形成領域の半導体基板３１の上に設けた電極３
３間に付着すると、残渣が導電性の場合はショートの原
因となり、非専電性の場合においては外観不良の原因と
なる。
以上説明の従来の半導体装置の製造方法においては、ポ
リシリコン膜のエツチングを行う際に、フィールド酸化
膜の端部の下やシリコン酸化膜の側面にポリシリコン膜
の残渣が残り、後にこのポリシリコン膜の残渣が飛散し
て素子形成部分の電極等に付着し、ショートの原因或い
は夕）観不良の原因となるという問題点があった。
リシリコン膜のエツチングを行う際に、フィールド酸化
膜の端部の下やシリコン酸化膜の側面にポリシリコン膜
の残渣が残り、後にこのポリシリコン膜の残渣が飛散し
て素子形成部分の電極等に付着し、ショートの原因或い
は夕）観不良の原因となるという問題点があった。
本発明は以上のような状況から、ダイシングライン上に
設けるパターンの形成の際に、下層のエツジ部或いは屈
曲部に上層の残渣が生じるのを防止することが可能な半
導体装置の製造方法の提供を目的としたものである。
設けるパターンの形成の際に、下層のエツジ部或いは屈
曲部に上層の残渣が生じるのを防止することが可能な半
導体装置の製造方法の提供を目的としたものである。
上記問題点は、半導体基板上に設けた第１の被膜の上に
形成した第２の被膜のエツチングを行う際に、この第２
の被膜とのエツチング選択比の犬なる材料よりなるマス
クをこの第１の被膜のエツジ部或いは屈曲部の上部の前
記第２の被膜の表面に形成し、第２の被膜のエツチング
を行う本発明による半導体装置の製造方法によって解決
される。
形成した第２の被膜のエツチングを行う際に、この第２
の被膜とのエツチング選択比の犬なる材料よりなるマス
クをこの第１の被膜のエツジ部或いは屈曲部の上部の前
記第２の被膜の表面に形成し、第２の被膜のエツチング
を行う本発明による半導体装置の製造方法によって解決
される。
即ち本発明においては、半導体基板上に設けた第１の被
膜の上に第２の被膜を形成し、第２の被膜とのエツチン
グ選択比の大なる材料よりなるマスクを第１の被膜のエ
ツジ部或いは屈曲部の上部の前記第２の被膜の表面に形
成して第２の被膜のエツチングを行うから、このマスク
の下の第１の被膜のエツジ部或いは屈曲部は第２の被膜
で覆われているので、これらのエツジ部或いは屈曲部に
残渣が生じてこの残渣が飛散し、ショートや外観不良の
原因となることを防止することが可能となる。
膜の上に第２の被膜を形成し、第２の被膜とのエツチン
グ選択比の大なる材料よりなるマスクを第１の被膜のエ
ツジ部或いは屈曲部の上部の前記第２の被膜の表面に形
成して第２の被膜のエツチングを行うから、このマスク
の下の第１の被膜のエツジ部或いは屈曲部は第２の被膜
で覆われているので、これらのエツジ部或いは屈曲部に
残渣が生じてこの残渣が飛散し、ショートや外観不良の
原因となることを防止することが可能となる。
以下本発明の一実施例を素子形成領域の間のダイシング
ラインの右半分を示す第１図により説明する。図におい
て、−点鎖線はダイシングラインの中心を示す。
ラインの右半分を示す第１図により説明する。図におい
て、−点鎖線はダイシングラインの中心を示す。
先ず第１図（ａｌに示すように、半導体基板１上にフィ
ールド酸化膜２を形成する。
ールド酸化膜２を形成する。
次に第１図（ｂ）に示すように全表面に厚さ４，０００
人のポリシリコン膜を形成し、リソグラフィー技術によ
り第１図（Ｃ）に示すように、このポリシリコン膜をパ
ターニングしてポリシリコン膜３を形成する。
人のポリシリコン膜を形成し、リソグラフィー技術によ
り第１図（Ｃ）に示すように、このポリシリコン膜をパ
ターニングしてポリシリコン膜３を形成する。
次いで第１図（ｄ）に示すように、全表面に厚さ１μｍ
のＰＳＧ膜を形成し、リソグラフィー技術により第１図
（ｅｌに示すように、このＰＳＧ膜をパターニングして
ＰＳＧ膜４を形成する。
のＰＳＧ膜を形成し、リソグラフィー技術により第１図
（ｅｌに示すように、このＰＳＧ膜をパターニングして
ＰＳＧ膜４を形成する。
その後第１図（ｆ）に示すように、全表面に膜厚１μｍ
のアルミニウム層を形成し、リソグラフィー技術により
第１図（ｇｌに示すように、このアルミニウム層がダイ
シングラインの中心を通過するダイサーの砥石に当たら
ないようにパターニングしてアルミニウム層５を形成す
る。
のアルミニウム層を形成し、リソグラフィー技術により
第１図（ｇｌに示すように、このアルミニウム層がダイ
シングラインの中心を通過するダイサーの砥石に当たら
ないようにパターニングしてアルミニウム層５を形成す
る。
最後に第１図ｔｈ）に示すように、全表面に膜厚１μｍ
のＰＳＧ膜を形成し、リソグラ、フィー技術により第１
図０）に示すように、このＰＳＧ膜をパターニングして
カバー膜６を形成する。
のＰＳＧ膜を形成し、リソグラ、フィー技術により第１
図０）に示すように、このＰＳＧ膜をパターニングして
カバー膜６を形成する。
図に各部の寸法を記載する。この実施例の場合のダイシ
ングラインの寸法は１４２μ謡である。
ングラインの寸法は１４２μ謡である。
以上の説明から明らかなように、本発明によれば極めて
蓉易に実施できる工程により、下層のエツジ部或いは屈
曲部の上部にのみ上層を残すように上層をエツチングす
るので、この下層のエツジ部或いは屈曲部に残渣が生じ
ないようにすることが可能となり、この残渣が飛散する
のを完全に防止することが可能となる等の利点があり、
著しい経済的及び、信頼性向上の効果が期待でき工業的
には極めて有用なものである。
蓉易に実施できる工程により、下層のエツジ部或いは屈
曲部の上部にのみ上層を残すように上層をエツチングす
るので、この下層のエツジ部或いは屈曲部に残渣が生じ
ないようにすることが可能となり、この残渣が飛散する
のを完全に防止することが可能となる等の利点があり、
著しい経済的及び、信頼性向上の効果が期待でき工業的
には極めて有用なものである。
第１図は本発明による一実施例を工程順に示す側断面図
、 第２図は従来の半導体装置の製造方法を工程順に示す側
断面図、 第３図は従来の他の半導体装置の製造方法を工程順に示
す側断面図、 第４図は残渣が飛散した状態を示す側断面図、である。 図において、 １は半導体基板、 ２はフィールド酸化膜、 ３はポリシリコン膜、 ４はＰＳＧ膜、 ５はアルミニウム層、 ６はカバー膜、 を示す。 ｆｄｌ Ｐ Ｓ Ｇｌｊ［（４）の形成本発明による
一実施例を工程順に示す側断面図第１図 ＋ｈｌＰＳＧ膜の形成 本発明による一実施例を工程順に示す側断面図（ｉｌ
カバー膜（６）のパターニング本発明による一実施例
を工程順に示す側断面図第 １ 図 ■ ｔａ） Ｐ Ｓ Ｇｉ（１２）のパターン（ｂｌ
アルミニウム膜（１３）の形成（Ｃ１アルミニウム膜（
１３）の除去 従来の半導体装置の製造方法を工程順に示すｉｊ１断面
図第２図 （ａｌ ポリシリコン膜（２３）の形成従来の他の半
導体装置の製造方法を工程順に示す側断面図第 ３
図 残渣が飛散した状態を示す側断面図 第 ４ 図
、 第２図は従来の半導体装置の製造方法を工程順に示す側
断面図、 第３図は従来の他の半導体装置の製造方法を工程順に示
す側断面図、 第４図は残渣が飛散した状態を示す側断面図、である。 図において、 １は半導体基板、 ２はフィールド酸化膜、 ３はポリシリコン膜、 ４はＰＳＧ膜、 ５はアルミニウム層、 ６はカバー膜、 を示す。 ｆｄｌ Ｐ Ｓ Ｇｌｊ［（４）の形成本発明による
一実施例を工程順に示す側断面図第１図 ＋ｈｌＰＳＧ膜の形成 本発明による一実施例を工程順に示す側断面図（ｉｌ
カバー膜（６）のパターニング本発明による一実施例
を工程順に示す側断面図第 １ 図 ■ ｔａ） Ｐ Ｓ Ｇｉ（１２）のパターン（ｂｌ
アルミニウム膜（１３）の形成（Ｃ１アルミニウム膜（
１３）の除去 従来の半導体装置の製造方法を工程順に示すｉｊ１断面
図第２図 （ａｌ ポリシリコン膜（２３）の形成従来の他の半
導体装置の製造方法を工程順に示す側断面図第 ３
図 残渣が飛散した状態を示す側断面図 第 ４ 図
Claims (1)
- 半導体基板上に設けた第１の被膜の上に形成した第２
の被膜のエッチングを行う際に、前記第２の被膜とのエ
ッチング選択比の大なる材料よりなるマスクを前記第１
の被膜のエッジ部或いは屈曲部の上部の前記第２の被膜
の表面に形成し、前記第２の被膜のエッチングを行うこ
とを特徴とする半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6611388A JPH01238123A (ja) | 1988-03-18 | 1988-03-18 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6611388A JPH01238123A (ja) | 1988-03-18 | 1988-03-18 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH01238123A true JPH01238123A (ja) | 1989-09-22 |
Family
ID=13306505
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6611388A Pending JPH01238123A (ja) | 1988-03-18 | 1988-03-18 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH01238123A (ja) |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS52104873A (en) * | 1976-02-28 | 1977-09-02 | Toshiba Corp | Manufacture for semiconductor device |
| JPS63211742A (ja) * | 1987-02-27 | 1988-09-02 | Mitsubishi Electric Corp | 半導体装置の製造方法 |
-
1988
- 1988-03-18 JP JP6611388A patent/JPH01238123A/ja active Pending
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS52104873A (en) * | 1976-02-28 | 1977-09-02 | Toshiba Corp | Manufacture for semiconductor device |
| JPS63211742A (ja) * | 1987-02-27 | 1988-09-02 | Mitsubishi Electric Corp | 半導体装置の製造方法 |
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