JPH02229419A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPH02229419A JPH02229419A JP1050502A JP5050289A JPH02229419A JP H02229419 A JPH02229419 A JP H02229419A JP 1050502 A JP1050502 A JP 1050502A JP 5050289 A JP5050289 A JP 5050289A JP H02229419 A JPH02229419 A JP H02229419A
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- 238000004519 manufacturing process Methods 0.000 title claims description 12
- 238000000034 method Methods 0.000 claims abstract description 30
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- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 abstract description 4
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- 239000000463 material Substances 0.000 abstract description 3
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- G—PHYSICS
- G03—PHOTOGRAPHY; CINEMATOGRAPHY; ANALOGOUS TECHNIQUES USING WAVES OTHER THAN OPTICAL WAVES; ELECTROGRAPHY; HOLOGRAPHY
- G03F—PHOTOMECHANICAL PRODUCTION OF TEXTURED OR PATTERNED SURFACES, e.g. FOR PRINTING, FOR PROCESSING OF SEMICONDUCTOR DEVICES; MATERIALS THEREFOR; ORIGINALS THEREFOR; APPARATUS SPECIALLY ADAPTED THEREFOR
- G03F9/00—Registration or positioning of originals, masks, frames, photographic sheets or textured or patterned surfaces, e.g. automatically
- G03F9/70—Registration or positioning of originals, masks, frames, photographic sheets or textured or patterned surfaces, e.g. automatically for microlithography
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- G03F9/7076—Mark details, e.g. phase grating mark, temporary mark
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- General Physics & Mathematics (AREA)
- Exposure And Positioning Against Photoresist Photosensitive Materials (AREA)
- Exposure Of Semiconductors, Excluding Electron Or Ion Beam Exposure (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔概 要〕
半導体装置の製造方法、特にマスクを位置合わせするア
ライメントマークの形成方法に関し、スクライブ領域の
アライメントマーク収容数を増大せしめるアライメント
マーク形成方法の提供を目的とし、 マスクを位置合わせするための複数のアライメントマー
クが、ウェーハのスクライブ領域に形成される半導体装
置の製造において、不透明膜にパターンを形成するため
のアライメントマークが、不透明膜の生成に先立って下
地となる絶縁膜に形成され、且つ絶縁膜生成以前のマス
ク工程で用いられるアライメントマークと同じ位置に、
前記アライメントマークが重ねて形成されるように構成
する。
ライメントマークの形成方法に関し、スクライブ領域の
アライメントマーク収容数を増大せしめるアライメント
マーク形成方法の提供を目的とし、 マスクを位置合わせするための複数のアライメントマー
クが、ウェーハのスクライブ領域に形成される半導体装
置の製造において、不透明膜にパターンを形成するため
のアライメントマークが、不透明膜の生成に先立って下
地となる絶縁膜に形成され、且つ絶縁膜生成以前のマス
ク工程で用いられるアライメントマークと同じ位置に、
前記アライメントマークが重ねて形成されるように構成
する。
本発明は半導体装置の製造方法に係り、特にマスクを位
置合わせするアライメントマークの形成方法に関する。
置合わせするアライメントマークの形成方法に関する。
半導体装置の製造工程には各種パターンを形成するため
の多くのマスク工程が含まれており、それぞれのマスク
工程においてマスクを合わせる基準となる専用のアライ
メントマークは、予めパターン形成領域に挟まれたウェ
ーハ上のスクライプ領域に予め形成されている。
の多くのマスク工程が含まれており、それぞれのマスク
工程においてマスクを合わせる基準となる専用のアライ
メントマークは、予めパターン形成領域に挟まれたウェ
ーハ上のスクライプ領域に予め形成されている。
しかし半導体装置の構成が複雑になるに伴ってマスク工
程が増加し、全てのアライメントマークをスクライプ領
域に収容できない場合がある。そこでスクライブ領域の
アライメントマーク収容数を増大せしめる方法の確立が
望まれている。
程が増加し、全てのアライメントマークをスクライプ領
域に収容できない場合がある。そこでスクライブ領域の
アライメントマーク収容数を増大せしめる方法の確立が
望まれている。
第３図はウェーハの一部を示す拡大平面図、第４図は従
来のアライメントマーク形成方法を示す側断面図である
。
来のアライメントマーク形成方法を示す側断面図である
。
第３図に示す如くウェーハｌには半導体装置を形成する
ための多数のパターン形成領域２と、完成した半導体装
置を個別化する際に切断するスクライブ領域３があり、
マスクの位置合わせに際し基準となる複数対のアライメ
ントマーク４は、パターン形成領域２の間に挟まれたス
クライプ領域３内にそれぞれ形成される。
ための多数のパターン形成領域２と、完成した半導体装
置を個別化する際に切断するスクライブ領域３があり、
マスクの位置合わせに際し基準となる複数対のアライメ
ントマーク４は、パターン形成領域２の間に挟まれたス
クライプ領域３内にそれぞれ形成される。
例えばウェーハｌ上に３層のパターンを形成する場合は
第４図に示す如く、第１のマスク工程においてパターン
形成領域内に所定のパターンが形成され、スクライブ領
域内に第１のアライメントマーク４ａが形成される．第
２のマスク工程では第１のアライメントマーク４ａにマ
スクを位置合わせした後、パターン形成領域内に所定の
第２のパターンが形成され、スクライブ領域内に第２の
アライメントマーク４ｂが形成される。そして第３のマ
スク工程では第２のアライメントマーク４ｂにマスクを
位置合わせした後、パターン形成領域内に所定の第３の
パターンが形成される。
第４図に示す如く、第１のマスク工程においてパターン
形成領域内に所定のパターンが形成され、スクライブ領
域内に第１のアライメントマーク４ａが形成される．第
２のマスク工程では第１のアライメントマーク４ａにマ
スクを位置合わせした後、パターン形成領域内に所定の
第２のパターンが形成され、スクライブ領域内に第２の
アライメントマーク４ｂが形成される。そして第３のマ
スク工程では第２のアライメントマーク４ｂにマスクを
位置合わせした後、パターン形成領域内に所定の第３の
パターンが形成される。
図示の如く第２と第３のマスク工程の間に絶縁層５が生
成され、アライメントマーク４ａ， ４ｂが絶縁層５に
よって覆われていても、絶縁層５上に生成された第３の
パターン形成層６が絶縁体の場合、或いはパターン形成
層６が無く第３のパターンが絶縁層５上に直接形成され
る場合は、絶縁層５およびパターン形成層６を透して下
のアライメントマークを検出し、第２のアライメントマ
ーク４ｂにマスクを位置合わせすることができる。
成され、アライメントマーク４ａ， ４ｂが絶縁層５に
よって覆われていても、絶縁層５上に生成された第３の
パターン形成層６が絶縁体の場合、或いはパターン形成
層６が無く第３のパターンが絶縁層５上に直接形成され
る場合は、絶縁層５およびパターン形成層６を透して下
のアライメントマークを検出し、第２のアライメントマ
ーク４ｂにマスクを位置合わせすることができる。
しかし絶縁層５上に生成された第３のパターン形成層６
がアルミ等の不透明な材質の場合、アライメントマーク
４ａ， ４ｂによってパターン形成層６上に明確な凹凸
が生じない限り、パターン形成層６を透して下のアライ
メントマークを検出することができない。そこで従来の
アライメントマーク形成方法では図示の如く、アルミ等
の不透明なパターン形成層６を生成するに先立って、ア
ライメントマーク４ｂを基準として絶縁Ｎ５上にアライ
メントマーク４ｃを形成している。特にパターンを平坦
化するため層間に平坦化層７を設ける半導体装置の場合
、絶縁層５上に形成されたアライメントマーク４ｃは作
業遂行上不可欠である。
がアルミ等の不透明な材質の場合、アライメントマーク
４ａ， ４ｂによってパターン形成層６上に明確な凹凸
が生じない限り、パターン形成層６を透して下のアライ
メントマークを検出することができない。そこで従来の
アライメントマーク形成方法では図示の如く、アルミ等
の不透明なパターン形成層６を生成するに先立って、ア
ライメントマーク４ｂを基準として絶縁Ｎ５上にアライ
メントマーク４ｃを形成している。特にパターンを平坦
化するため層間に平坦化層７を設ける半導体装置の場合
、絶縁層５上に形成されたアライメントマーク４ｃは作
業遂行上不可欠である。
上述の如く例えばウェーハ上に３層のパターンを形成す
る場合は、スクライプ領域内に少なくとも２対のアライ
メントマークが形成され、その間に平坦化層があるとア
ライメントマークが更に増えて３対になる。しかるにア
ライメントマークを同一場所に重ねて形成すると、二つ
のアライメントマークが同時に検出されて位置合わせが
困難になるため、従来はアライメントマークがそれぞれ
異なった位置に形成されていた。
る場合は、スクライプ領域内に少なくとも２対のアライ
メントマークが形成され、その間に平坦化層があるとア
ライメントマークが更に増えて３対になる。しかるにア
ライメントマークを同一場所に重ねて形成すると、二つ
のアライメントマークが同時に検出されて位置合わせが
困難になるため、従来はアライメントマークがそれぞれ
異なった位置に形成されていた。
しかし半導体装置の構成が複雑になるに伴ってマスク工
程が増加し、マスクの位置合わせに用いられるアライメ
ントマークが増加する場合がある。
程が増加し、マスクの位置合わせに用いられるアライメ
ントマークが増加する場合がある。
かかる場合は全てのアライメントマークをスクライブ領
域に収容できないという問題があった。
域に収容できないという問題があった。
本発明の目的はスクライブ領域のアライメントマーク収
容数を増大せしめる、アライメントマークの形成方法を
提供することにある。
容数を増大せしめる、アライメントマークの形成方法を
提供することにある。
第１図は本発明になる半導体装置の製造方法を示す側断
面図である。なお企図を通し同じ対象物は同一記号で表
している。
面図である。なお企図を通し同じ対象物は同一記号で表
している。
上記課題はマスクを位置合わせするための複数のアライ
メントマークが、ウェーハのスクライプ領域に形成され
る半導体装置の製造において、不透明膜６にパターンを
形成するためのアライメントマーク４Ｃが、不透明膜５
の生成に先立って下地となる絶縁膜５に形成され、且つ
絶縁膜５生成以前のマスク工程で用いられるアライメン
トマークと同じ位置に、前記アライメントマーク４Ｃが
重ねて形成される本発明の半導体装置の製造方法によっ
て達成される。
メントマークが、ウェーハのスクライプ領域に形成され
る半導体装置の製造において、不透明膜６にパターンを
形成するためのアライメントマーク４Ｃが、不透明膜５
の生成に先立って下地となる絶縁膜５に形成され、且つ
絶縁膜５生成以前のマスク工程で用いられるアライメン
トマークと同じ位置に、前記アライメントマーク４Ｃが
重ねて形成される本発明の半導体装置の製造方法によっ
て達成される。
第１図において不透明膜にパターンを形成するためのア
ライメントマークが、不透明膜の生成に先立って下地と
なる絶縁膜に形成され、且つ絶縁膜生成以前のマスク工
程で用いられるアライメントマークと同じ位置に、前記
アライメントマークが重ねて形成されることによりスク
ライブ領域の有効利用が可能になり、スクライブ領域の
アライメントマーク収容数を増大せしめる、アライメン
トマークの形成方法を実現することができる。
ライメントマークが、不透明膜の生成に先立って下地と
なる絶縁膜に形成され、且つ絶縁膜生成以前のマスク工
程で用いられるアライメントマークと同じ位置に、前記
アライメントマークが重ねて形成されることによりスク
ライブ領域の有効利用が可能になり、スクライブ領域の
アライメントマーク収容数を増大せしめる、アライメン
トマークの形成方法を実現することができる。
以下添付図により本発明の実施例について説明する。な
お第２図は本発明の変形例を示す側断面図である。
お第２図は本発明の変形例を示す側断面図である。
第１図に示す本発明におけるアライメントマーク形成方
法と、第４図に示す従来のアライメントマーク形成方法
との相違点は、絶縁膜上の不透明膜にパターンを形成す
るためのアライメントマークにある。例えばウェーハ１
上に３層のパターンを形成する場合は第１図に示す如く
、第１のマスク工程においてパターンを形成すると同時
にアライメントマーク４ａが形成され、第２のマスク工
程ではアライメントマーク４ａにマスクを位置合わせし
、第２のパターンを形成すると同時にアライメントマー
ク４ｂが形成される。
法と、第４図に示す従来のアライメントマーク形成方法
との相違点は、絶縁膜上の不透明膜にパターンを形成す
るためのアライメントマークにある。例えばウェーハ１
上に３層のパターンを形成する場合は第１図に示す如く
、第１のマスク工程においてパターンを形成すると同時
にアライメントマーク４ａが形成され、第２のマスク工
程ではアライメントマーク４ａにマスクを位置合わせし
、第２のパターンを形成すると同時にアライメントマー
ク４ｂが形成される。
第２のパターンが形成された後平坦化層７および絶縁層
５が生成され、絶縁層５上の第３のパターン形成層がア
ルミ等の不透明な材質の場合、不透明層６の生成に先立
ってアライメントマーク４Ｃが、アライメントマーク４
ｂを基準として絶縁層５上に形成される。従来のアライ
メントマーク形成方法ではアライメントマーク４Ｃが、
アライメントマーク４ａおよび４ｂと異なる位置に形成
されるが、本発明おけるアライメントマーク形成方法で
はアライメントマーク４Ｃが、アライメントマーク４ａ
と同じ位置に重ねて形成されている。
５が生成され、絶縁層５上の第３のパターン形成層がア
ルミ等の不透明な材質の場合、不透明層６の生成に先立
ってアライメントマーク４Ｃが、アライメントマーク４
ｂを基準として絶縁層５上に形成される。従来のアライ
メントマーク形成方法ではアライメントマーク４Ｃが、
アライメントマーク４ａおよび４ｂと異なる位置に形成
されるが、本発明おけるアライメントマーク形成方法で
はアライメントマーク４Ｃが、アライメントマーク４ａ
と同じ位置に重ねて形成されている。
不透明層６の生成前は二つのアライメントマーク４ａと
４０が同時に検出されるが、不透明層６の生成後はアラ
イメントマーク４ａが見えなくなり、マスクをアライメ
ントマーク４Ｃに位置合わせする際の障害にはならない
。また第２図に示す如く平坦化層７が生成されない場合
においても、不透明層６の表面に現れるアライメントマ
ーク４Ｃによる凹凸は、その下のアライメントマーク４
ａに起因する凹凸に比べ輪郭が明確であり、マスクをア
ライメントマーク４ｃに位置合わせする際の障害にはな
らない。なお図では凹なるアライメントマーク４Ｃが設
けられているが、このアライメントマークが凸であって
も効果は同じである。
４０が同時に検出されるが、不透明層６の生成後はアラ
イメントマーク４ａが見えなくなり、マスクをアライメ
ントマーク４Ｃに位置合わせする際の障害にはならない
。また第２図に示す如く平坦化層７が生成されない場合
においても、不透明層６の表面に現れるアライメントマ
ーク４Ｃによる凹凸は、その下のアライメントマーク４
ａに起因する凹凸に比べ輪郭が明確であり、マスクをア
ライメントマーク４ｃに位置合わせする際の障害にはな
らない。なお図では凹なるアライメントマーク４Ｃが設
けられているが、このアライメントマークが凸であって
も効果は同じである。
このように不透明膜にパターンを形成するためのアライ
メントマークが、不透明膜の生成に先立って下地となる
絶縁膜に形成され、且つ絶縁膜生成以前のマスク工程で
用いられるアライメントマークと同じ位置に、前記アラ
イメントマークが重ねて形成されることによりスクライ
プ領域の有効利用が可能になり、スクライブ領域のアラ
イメントマーク収容数を増大せしめる、アライメントマ
ークの形成方法を実現することができる。
メントマークが、不透明膜の生成に先立って下地となる
絶縁膜に形成され、且つ絶縁膜生成以前のマスク工程で
用いられるアライメントマークと同じ位置に、前記アラ
イメントマークが重ねて形成されることによりスクライ
プ領域の有効利用が可能になり、スクライブ領域のアラ
イメントマーク収容数を増大せしめる、アライメントマ
ークの形成方法を実現することができる。
上述の如く本発明によればスクライブ領域のアライメン
トマーク収容数を増大せしめる、アライメントマークの
形成方法を提供することができる。
トマーク収容数を増大せしめる、アライメントマークの
形成方法を提供することができる。
第１図は本発明になる半導体装置の製造方法を示す側断
面図、 第２図は本発明の変形例を示す側断面図、第３図はウェ
ーハの一部を示す拡大平面図、第４図は従来のアライメ
ントマーク形成方法を示す側断面図、 である。図において ｌはウェーハ、 ２はパターン形成領域、 ３はスクライブ領域、 ４、４ａ， ４ｂ， ４ｃはアライメントマーク、５は
絶縁層、 ６は不透明膜（パターン形成層）、 ７は平坦化層、 をそれぞれ表す。 本２閂弓ｔ＝ノーｃ６１番体！［．ｎ８２丁２ｔＫ−”
１７βりｍｉｗコ第 １ 回 コ１＝、杷ＥＩＩ ｔｙ＞４１ Ｄイ３≦２ｔ 牙、−
１１断’ｌ ＩＩＵ第 ２ 回 つｔ宋のアライメントマーク形威ガう天をガＱす眉り断
面図第 ４ 図
面図、 第２図は本発明の変形例を示す側断面図、第３図はウェ
ーハの一部を示す拡大平面図、第４図は従来のアライメ
ントマーク形成方法を示す側断面図、 である。図において ｌはウェーハ、 ２はパターン形成領域、 ３はスクライブ領域、 ４、４ａ， ４ｂ， ４ｃはアライメントマーク、５は
絶縁層、 ６は不透明膜（パターン形成層）、 ７は平坦化層、 をそれぞれ表す。 本２閂弓ｔ＝ノーｃ６１番体！［．ｎ８２丁２ｔＫ−”
１７βりｍｉｗコ第 １ 回 コ１＝、杷ＥＩＩ ｔｙ＞４１ Ｄイ３≦２ｔ 牙、−
１１断’ｌ ＩＩＵ第 ２ 回 つｔ宋のアライメントマーク形威ガう天をガＱす眉り断
面図第 ４ 図
Claims (1)
- 【特許請求の範囲】 マスクを位置合わせするための複数のアライメントマー
クが、ウェーハのスクライブ領域に形成される半導体装
置の製造において、 不透明膜（６）にパターンを形成するためのアライメン
トマーク（４ｃ）が、該不透明膜（６）の生成に先立っ
て下地となる絶縁膜（５）に形成され、且つ該絶縁膜（
５）生成以前のマスク工程で用いられるアライメントマ
ークと同じ位置に、前記アライメントマーク（４ｃ）が
重ねて形成されることを特徴とする半導体装置の製造方
法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1050502A JPH02229419A (ja) | 1989-03-02 | 1989-03-02 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1050502A JPH02229419A (ja) | 1989-03-02 | 1989-03-02 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH02229419A true JPH02229419A (ja) | 1990-09-12 |
Family
ID=12860729
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1050502A Pending JPH02229419A (ja) | 1989-03-02 | 1989-03-02 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH02229419A (ja) |
Cited By (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6133641A (en) * | 1997-01-23 | 2000-10-17 | Nec Corporation | Semiconductor substrate and method of manufacturing semiconductor device |
| US6344697B2 (en) | 1998-06-22 | 2002-02-05 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor device comprising layered positional detection marks and manufacturing method thereof |
| EP1677158A3 (en) * | 2004-12-29 | 2006-07-26 | ASML Netherlands B.V. | Method for measuring information about a substrate, and a substrate for use in a lithographic apparatus |
| WO2009006175A2 (en) * | 2007-06-30 | 2009-01-08 | Sandisk 3D Llc | Test structure, test structure formation and mask reuse in semiconductor processing |
| US7830028B2 (en) | 2007-06-30 | 2010-11-09 | Sandisk Corporation | Semiconductor test structures |
| US7932157B2 (en) | 2007-06-30 | 2011-04-26 | Sandisk Corporation | Test structure formation in semiconductor processing |
| US7998640B2 (en) | 2007-06-30 | 2011-08-16 | Sandisk Corporation | Mask reuse in semiconductor processing |
| US9401332B2 (en) | 2013-11-22 | 2016-07-26 | Kabushiki Kaisha Toshiba | Method for manufacturing semiconductor device and alignment mark of semiconductor device |
-
1989
- 1989-03-02 JP JP1050502A patent/JPH02229419A/ja active Pending
Cited By (12)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6133641A (en) * | 1997-01-23 | 2000-10-17 | Nec Corporation | Semiconductor substrate and method of manufacturing semiconductor device |
| US6380049B1 (en) | 1997-01-23 | 2002-04-30 | Nec Corporation | Semiconductor substrate and method of manufacturing semiconductor device |
| US6344697B2 (en) | 1998-06-22 | 2002-02-05 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor device comprising layered positional detection marks and manufacturing method thereof |
| US6723614B2 (en) | 1998-06-22 | 2004-04-20 | Renesas Technology Corp. | Semiconductor device comprising layered positional detection marks and manufacturing method thereof |
| EP1677158A3 (en) * | 2004-12-29 | 2006-07-26 | ASML Netherlands B.V. | Method for measuring information about a substrate, and a substrate for use in a lithographic apparatus |
| US7355675B2 (en) | 2004-12-29 | 2008-04-08 | Asml Netherlands B.V. | Method for measuring information about a substrate, and a substrate for use in a lithographic apparatus |
| WO2009006175A2 (en) * | 2007-06-30 | 2009-01-08 | Sandisk 3D Llc | Test structure, test structure formation and mask reuse in semiconductor processing |
| WO2009006175A3 (en) * | 2007-06-30 | 2009-03-12 | Sandisk 3D Llc | Test structure, test structure formation and mask reuse in semiconductor processing |
| US7830028B2 (en) | 2007-06-30 | 2010-11-09 | Sandisk Corporation | Semiconductor test structures |
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| US9401332B2 (en) | 2013-11-22 | 2016-07-26 | Kabushiki Kaisha Toshiba | Method for manufacturing semiconductor device and alignment mark of semiconductor device |
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