KR100899387B1 - 반도체 소자의 오버레이 마크 및 그 제조 방법 - Google Patents

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Abstract

본 발명은 반도체 소자의 오버레이 마크 및 그 제조 방법에 관한 것으로서, 특히 본 발명의 제조 방법은 반도체 기판의 하부 구조물에 4개 이상의 분리된 패턴을 갖거나 도우너 형상의 아웃터 박스를 형성하고, 아웃터 박스가 있는 구조물 상부에 층간 절연막을 형성하고 그 표면을 평탄화한 후에, 평탄화된 층간 절연막 상부에 아웃터 박스와의 오버레이를 측정하기 위한 이너 박스를 형성한다. 따라서, 본 발명은 스크라이브 라인내의 아웃터 박스 패턴을 4개이상 분리, 또는 도우너 형태로 제조함으로써 코어 영역의 패턴들과의 스크라이브 라인 사이의 패턴 크기 및 밀도 차이를 줄일 수 있어 CMP 공정시 스크라이브 라인의 연마 불균일을 줄일 수 있으며 이에 따라 오버레이 측정 정확성을 높일 수 있다.
오버레이, 아웃터 박스, 이너 박스

Description

반도체 소자의 오버레이 마크 및 그 제조 방법{Overlay mark of semiconductor device and method for manufacturing thereof}
도 1a 및 도 1b는 종래 기술에 의한 반도체 소자의 제조 공정시 CMP 공정에 의해 오버레이 마크가 손상된 것을 나타낸 도면들,
도 2a 내지 도 2c는 본 발명의 일 실시예에 따라 반도체 소자의 오버레이 마크 제조 과정을 간략하게 나타낸 도면들,
도 3a 내지 도 3c는 본 발명의 다른 실시예에 따라 반도체 소자의 오버레이 마크 제조 과정을 간략하게 나타낸 도면들,
도 4a 내지 도 4c는 본 발명의 또 다른 실시예에 따라 반도체 소자의 오버레이 마크 제조 과정을 간략하게 나타낸 도면들.
*도면의 주요 부분에 대한 부호의 설명*
10, 30 : 분리된 아웃터 박스 패턴 12, 32 : 분리 간격
14, 34, 54 : 아웃터 박스의 변 16, 36, 56 : 스크라이브 라인
20, 40, 60 : 이너 박스 50 : 도우너 형상의 아웃터 박스
52 : 중심 내부 박스
본 발명은 반도체 소자의 제조 방법에 관한 것으로서, 특히 반도체 소자의 층간 오버레이를 측정할 수 있는 반도체 소자의 오버레이 마크 제조 방법에 관한 것이다.
일반적으로 반도체 소자의 층간 정렬(align)을 측정하기 위해 반도체 구조물에 별도로 오버레이(overlay) 마크를 형성하는데, 이 오버레이 마크는 주로 박스-인-박스(Box-in-Box) 형태로 제작된다. 이 박스-인-박스의 오버레이 마크는 하부층에 형성되는 아웃터 박스(outer box)와 상부층에 이보다 작은 이너 박스(inner box)로 구성된다. 이들 아웃터 박스와 이너 박스의 오버레이를 통해 두 층간의 장렬도를 측정할 수 있다.
이러한 오버레이 패턴은 주로 다이(die) 사이를 분할하는 스크라이브 라인(scribe line) 내에 형성된다. 그런데 프로세스의 마진을 확보하기 위해 기판 구조물의 표면을 CMP(Chemical Mechanical Polishing) 등의 공정으로 평탄화(planarization)할 경우 스크라이브 라인내의 아웃터 박스 및 이너 박스는 코어 내의 패턴들과 사이즈 및 패턴 밀도에 차이가 있어서 평탄화 상태가 좋지 않다.
도 1a 및 도 1b는 종래 기술에 의한 반도체 소자의 제조 공정시 CMP 공정에 의해 오버레이 마크가 손상된 것을 나타낸 도면들이다. 도 1a 및 도 1b에 도시된 바와 같이, 스크라이브 라인(4)의 아웃터 박스(1, 2)에는 CMP 공정에 의해 불균일 연마 상태를 갖는 마크 에지(3)가 형성된다.
이러한 문제는 보통 기판의 코어는 미세 패턴들로 이루어지는데 반하여, 스크라이브 라인내에 있는 패턴들은 상대적으로 크기 차이가 나므로 CMP 공정시 기판 코어쪽 패턴을 연마 타겟으로 삼기 때문에 발생되는 것이다.
이와 같이 불균일 연마 상태를 갖는 오버레이 마크를 이용하여 오버레이를 측정하게 되면, 잘못된 오버레이 측정 결과로 인해 오버레이 정확도가 떨어지게 되는 문제점을 발생하게 된다.
본 발명의 목적은 상기와 같은 종래 기술의 문제점을 해결하기 위하여 스크라이브 라인내의 아웃터 박스 패턴을 4개이상 분리, 또는 도우너 형태로 구성함으로써 코어 영역의 패턴들과의 크기 및 밀도 차이를 줄일 수 있어 CMP 공정시 스크라이브 라인의 연마 불균일을 줄일 수 있으며 이로 인해 오버레이 정확성을 향상시킬 수 있는 반도체 소자의 오버레이 마크를 제공하는데 있다.
본 발명의 다른 목적은 스크라이브 라인의 아웃터 박스를 4개이상 분리된 패턴, 또는 도우너 형태로 형성하고 그 위에 일반 이너 박스를 형성함으로써 코어 영역의 패턴들과의 크기 및 밀도 차이를 줄여 CMP 공정시 스크라이브 라인의 연마 불균일을 줄일 수 있어 오버레이 정확성을 향상시킬 수 있는 반도체 소자의 오버레이 마크 제조 방법을 제공하는데 있다.
상기 목적을 달성하기 위하여 본 발명은 반도체 소자의 층간 오버레이를 측정하기 위한 오버레이 마크에 있어서, 반도체 기판의 하부 구조물에 형성되며 4개 이상의 패턴으로 분리된 아웃터 박스와, 아웃터 박스가 있는 구조물 상부에 형성된 층간 절연막과, 층간 절연막 상부에 형성되며 아웃터 박스와의 오버레이를 측정하기 위한 이너 박스를 구비한다.
상기 목적을 달성하기 위하여 본 발명의 오버레이 마크는 반도체 기판의 하부 구조물에 형성되며 중심의 내부 박스가 제거된 도우너 형상의 아웃터 박스와, 아웃터 박스가 형성된 구조물 상부에 형성된 층간 절연막과, 층간 절연막 상부에 형성되며 아웃터 박스와의 오버레이를 측정하기 위한 이너 박스를 구비한다.
상기 다른 목적을 달성하기 위하여 본 발명은 반도체 소자의 층간 오버레이를 측정하기 위한 오버레이 마크를 형성함에 있어서, 반도체 기판의 하부 구조물에 4개 이상의 패턴으로 분리된 아웃터 박스를 형성하는 단계와, 아웃터 박스가 있는 구조물 상부에 층간 절연막을 형성하고 그 표면을 평탄화하는 단계와, 평탄화된 층간 절연막 상부에 아웃터 박스와의 오버레이를 측정하기 위한 이너 박스를 형성하는 단계를 포함한다.
상기 다른 목적을 달성하기 위하여 본 발명의 다른 제조 방법은 반도체 소자의 층간 오버레이를 측정하기 위한 오버레이 마크를 형성함에 있어서, 반도체 기판 의 하부 구조물에 중심의 내부 박스가 제거된 도우너 형상의 아웃터 박스를 형성하는 단계와, 아웃터 박스가 있는 구조물 상부에 층간 절연막을 형성하고 그 표면을 평탄화하는 단계와, 평탄화된 층간 절연막 상부에 아웃터 박스와의 오버레이를 측정하기 위한 이너 박스를 형성하는 단계를 포함한다.
이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예에 대해 상세하게 설명하고자 한다.
도 2a 내지 도 2c는 본 발명의 일 실시예에 따라 반도체 소자의 오버레이 마크 제조 과정을 간략하게 나타낸 도면들이다. 본 발명의 일 실시예는 스크라이브 라인내 형성되는 오버레이 마크 중 아웃터 박스의 패턴을 대각선으로 분리시킨 4개 삼각형 패턴들로 구성하여 종래 단일 패턴으로 구성된 아웃터 박스에 비해 패턴 크기를 줄이면서 밀도를 증가시킨 것이다.
본 실시예의 오버레이 마크는 도 2a에 도시된 바와 같이, 스크라이브 라인 (16)영역의 반도체 기판의 하부 구조물에 4개 이상의 삼각형 패턴으로 분리된 아웃터 박스(10)를 형성한다. 여기서 4개 이상 분리된 아웃터 박스의 패턴 간격(12)은 0.1㎛∼3㎛이 바람직하다. 미 설명된 도면 부호 14는 아웃터 박스의 한 면을 나타낸 것이다. 본 발명의 오버레이 마크는 종래 아웃터 박스와 동일하나, 아웃터 박스를 구성하는 패턴 개수가 증가되며 이로 인해 패턴 밀도가 증가됨을 알 수 있다.
그리고 도면에 미도시되어 있지만, 본 발명의 아웃터 박스(10)가 있는 구조물 상부에 층간 절연막을 형성하고 그 표면을 CMP로 평탄화한다. 본 발명에 의해 제조된 4개 이상으로 분리된 패턴을 갖는 아웃터 박스(10)는 CMP 공정시 코어 영역과 스크라이브 라인 사이의 패턴 크기 차이 또는 패턴 밀도 차이로 인한 연마 불균일 조건을 줄인다.
그런 다음 도 2b에 도시된 바와 같이, 층간 절연막 상부에 아웃터 박스와의 오버레이를 측정하기 위한 이너 박스(20)를 형성한다. 이때 이너 박스(20)는 종래 이너 박스와 마찬가지로 단일 박스 패턴으로 형성된다.
이와 같이 제조된 본 실시예의 오버레이 마크는 도 2c와 같이, 4개 이상으로 분리된 패턴을 갖는 하부층의 아웃터 박스(10)에 대해 상부층의 이너 박스(20)의 거리를 측정하여 반도체 소자의 오버레이 정확도를 구한다.
따라서 본 발명은 4개 이상으로 분리된 패턴을 갖는 아웃터 박스(10)에 의해 CMP 공정시 코어 영역과 스크라이브 라인 사이의 연마 불균일로 인한 오버레이 마크의 불균일한 에지 형성을 막아 아웃터 박스와 이너 박스를 이용한 오버레이 측정 정확성을 높인다.
도 3a 내지 도 3c는 본 발명의 다른 실시예에 따라 반도체 소자의 오버레이 마크 제조 과정을 간략하게 나타낸 도면들이다. 본 발명의 다른 실시예는 스크라이브 라인내 형성되는 오버레이 마크 중 아웃터 박스의 패턴을 십자(+)로 분리시킨 4개 사각형 패턴들로 구성하여 종래 단일 패턴으로 구성된 아웃터 박스에 비해 패턴 크기를 줄이면서 밀도를 증가시킨 것이다.
본 발명의 다른 실시예에 따른 오버레이 마크는 도 3a에 도시된 바와 같이, 스크라이브 라인(36) 영역의 반도체 기판의 하부 구조물에 4개 이상의 사각형 패턴 으로 분리된 아웃터 박스(30)를 형성한다. 여기서 4개 이상 분리된 아웃터 박스의 패턴 간격(32)은 0.1㎛∼3㎛이고, 도면 부호 34는 아웃터 박스의 바깥쪽 면을 나타낸 것이다. 본 발명의 오버레이 마크는 전체 박스 형태는 종래 아웃터 박스와 동일하나, 아웃터 박스를 구성하는 패턴을 4개 사각형 패턴으로 분리하였기 때문에 종래 단일 패턴으로 구성된 아웃터 박스보다 각 패턴 크기가 줄어 들어 패턴 밀도가 증가된다.
도면에 미도시되어 있지만, 본 발명의 아웃터 박스(30)가 있는 구조물 상부에 층간 절연막을 형성하고 그 표면을 CMP로 평탄화한다. 본 실시예에 의해 제조된 4개 이상으로 분리된 사각형 패턴을 갖는 아웃터 박스(30)는 CMP 공정시 코어 영역과 스크라이브 라인 사이의 패턴 크기 차이 또는 패턴 밀도 차이로 인한 연마 불균일 조건을 줄여서 아웃터 박스의 에지가 균일하게 연마된다.
그런 다음 도 3b에 도시된 바와 같이, 층간 절연막 상부에 하부의 아웃터 박스와 오버레이를 측정하기 위한 단일 박스 패턴을 갖는 이너 박스(40)를 형성한다.
이와 같이 제조된 본 실시예의 오버레이 마크는 도 3c와 같이, 4개 이상으로 분리된 사각형 패턴들로 이루어진 하부층의 아웃터 박스(30)에 대해 상부층의 이너 박스(40)의 거리를 측정하여 반도체 소자의 오버레이 정확도를 구한다.
도 4a 내지 도 4c는 본 발명의 또 다른 실시예에 따라 반도체 소자의 오버레이 마크 제조 과정을 간략하게 나타낸 도면들이다. 본 발명의 또 다른 실시예는 스크라이브 라인내 형성되는 아웃터 박스의 패턴을 종래 단일 패턴으로 구성되는 것을 패턴 밀도가 발생하도록 중심의 내부 박스가 제거된 도우너 형상의 아웃터 박 스를 형성하는 것이다.
본 발명의 또 다른 실시예에 따른 오버레이 마크는 도 4a에 도시된 바와 같이, 스크라이브 라인(56) 영역의 반도체 기판의 하부 구조물에 중심의 내부 박스(52)가 제거된 도우너 형상의 아웃터 박스(50)를 형성한다. 여기서 아웃터 박스(50)의 내부 박스(52)는 한 변의 크기는 1㎛∼5㎛이고, 미설명된 도면 부호 54는 아웃터 박스(50)의 한 면을 나타낸 것이다. 본 실시예의 오버레이 마크는 종래 아웃터 박스와 구조가 동일하나, 중심에 내부 박스가 제거된 도우너 형태로 인해 아웃터 박스의 패턴 밀도가 증가된다.
도면에 미도시되어 있지만, 본 실시예의 아웃터 박스(50)가 있는 구조물 상부에 층간 절연막을 형성하고 그 표면을 CMP로 평탄화한다. 본 실시예에서 도우너 패턴을 갖는 아웃터 박스(50)는 CMP 공정시 코어 영역과 스크라이브 라인 사이의 패턴 크기 차이 또는 패턴 밀도 차이로 인한 연마 불균일 조건을 줄인다.
그런 다음 도 4b에 도시된 바와 같이, 층간 절연막 상부에 아웃터 박스와의 오버레이를 측정하기 위한 단일 박스 패턴 구조의 이너 박스(60)를 형성한다.
이와 같이 제조된 본 실시예의 오버레이 마크는 도 4c와 같이, 도우너 패턴 구조를 갖는 하부층의 아웃터 박스(50)에 대해 상부층의 이너 박스(60)의 거리를 측정하여 반도체 소자의 오버레이 정확도를 구한다.
상기한 바와 같이 본 발명은, 스크라이브 라인내의 아웃터 박스 패턴을 4개 이상 분리, 또는 도우너 형태로 제조함으로써 코어 영역의 패턴들과의 스크라이브 라인 사이의 패턴 크기 및 밀도 차이를 줄일 수 있어 CMP 공정시 스크라이브 라인의 연마 불균일을 줄일 수 있다.
이에 따라 본 발명은 CMP 공정시 오버레이 마크인 아웃터 박스의 불균일한 에지 형성을 막아 아웃터 박스와 이너 박스를 이용한 오버레이 측정 정확성을 높일 수 있다.
한편, 본 발명은 상술한 실시예에 국한되는 것이 아니라 후술되는 청구범위에 기재된 본 발명의 기술적 사상과 범주내에서 당업자에 의해 여러 가지 변형이 가능하다.

Claims (10)

  1. 반도체 소자의 층간 오버레이를 측정하기 위한 오버레이 마크에 있어서,
    반도체 기판의 하부 구조물에 형성되며 4개 이상의 패턴으로 분리된 아웃터 박스;
    상기 아웃터 박스가 있는 구조물 상부에 형성된 층간 절연막; 및
    상기 층간 절연막 상부에 형성되며 상기 아웃터 박스와의 오버레이를 측정하기 위한 이너 박스를 구비한 것을 특징으로 하는 반도체 소자의 오버레이 마크.
  2. 제 1항에 있어서, 상기 아웃터 박스의 4개이상 분리된 패턴은 상기 아웃터 박스의 전체 면에 대해 대각선 또는 십자 간격으로 분리된 삼각형 또는 사각형 패턴인 것을 특징으로 하는 반도체 소자의 오버레이 마크.
  3. 제 1항에 있어서, 상기 아웃터 박스의 4개이상 분리된 패턴의 간격은 0.1㎛∼3㎛인 것을 특징으로 하는 반도체 소자의 오버레이 마크.
  4. 삭제
  5. 삭제
  6. 반도체 소자의 층간 오버레이를 측정하기 위한 오버레이 마크를 형성함에 있어서,
    반도체 기판의 하부 구조물에 4개 이상의 패턴으로 분리된 아웃터 박스를 형성하는 단계;
    상기 아웃터 박스가 있는 구조물 상부에 층간 절연막을 형성하고 그 표면을 평탄화하는 단계; 및
    상기 평탄화된 층간 절연막 상부에 상기 아웃터 박스와의 오버레이를 측정하기 위한 이너 박스를 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 오버레이 마크 제조 방법.
  7. 제 6항에 있어서, 상기 아웃터 박스의 4개이상 분리된 패턴은 상기 아웃터 박스의 전체 면에 대해 대각선 또는 십자 간격으로 분리된 삼각형 또는 사각형 패턴인 것을 특징으로 하는 반도체 소자의 오버레이 마크 제조 방법.
  8. 제 6항에 있어서, 상기 아웃터 박스의 4개이상 분리된 패턴의 간격은 0.1㎛∼3㎛인 것을 특징으로 하는 반도체 소자의 오버레이 마크 제조 방법.
  9. 삭제
  10. 삭제
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