KR100871801B1 - 반도체 소자의 얼라인먼트 키 및 그 형성 방법 - Google Patents

Abstract

본 발명은 반도체 제조 공정에 관한 것으로, 특히 웨이퍼상의 스크라이브 레인(scribe lane) 패턴 사이에 형성되는 얼라인먼트 키 및 그 형성 방법에 관한 것이다.

본 발명에 따르면, 반도체 소자를 제조하는 방법에서 스크라이브 레인에 형성되는 얼라인먼트 키의 주변에 더미 패턴을 형성하여 연마 공정시에 평탄도를 향상시키고 정확한 얼라이먼트 키를 형성할 수 있다.

스크라이브 레인, 더미 키, 얼라인먼트

Description

반도체 소자의 얼라인먼트 키 및 그 형성 방법{alignment key and the forming method for semiconductor device}

도 1은 종래의 일반적인 얼라인먼트 키가 표시된 웨이퍼를 도시한 도면.

도 2는 종래의 웨이퍼의 스크라이브 레인에 형성된 얼라인먼트 키를 도시한 평면도.

도 3은 종래의 웨이퍼의 얼라인먼트 키 불량을 보여주는 SEM 사진.

도 4는 본 발명의 제 1 실시예에 따른 웨이퍼 상의 스크라이브 레인에 형성된 얼라인먼트 키의 평면도.

도 5는 본 발명의 제 2 실시예에 따른 웨이퍼 상의 스크라이브 레인에 형성된 얼라인먼트 키의 평면도.

도 6a 내지 도 6d는 본 발명에 따른 얼라인먼트 키를 형성하는 공정을 보여주는 도면.

<도면의 주요부분에 대한 부호 설명>

203 : 스크라이브 레인 210 : 얼라인먼트 키

211 : 더미 키 220 : 절연막

231 : 더미키 식각홈 232 : 얼라인먼트키 식각홈

233 : 금속층 235 : 배리어 메탈층

250 : 포토 레지스트 패턴

본 발명은 반도체 제조 공정에 관한 것으로, 특히 웨이퍼상의 스크라이브 레인(scribe lane) 패턴 사이에 형성되는 얼라인먼트 키 및 그 형성 방법에 관한 것이다.

일반적으로, 반도체 소자의 제조를 위해서 웨이퍼 상에 소정의 막을 형성하고, 원하는 패턴을 형성하기 위한 리소그래피(lithography) 공정이 진행된다. 리소그래피 공정은 소정의 막이 형성된 웨이퍼 상에 포토 레지스트막을 형성하고, 마스크를 이용하여 상기 포토 레지스트막을 노광 및 현상시킨 후, 포토 레지스트 패턴을 이용하여 상기 웨이퍼 상의 막을 식각하는 공정이다. 상기 노광 공정은 반도체 소자 제조 공정의 정확도를 결정하는 중요한 공정이다.

상기 리소그래피 공정이 반복되면서 이전 공정에서 형성된 패턴과 현 공정에서 형성될 패턴의 위치를 맞추는 작업이 필요하다. 왜냐하면, 레티클(reticle)의 마스크 패턴과 웨이퍼가 이전 패턴 형성 단계에서와 같은 위치에 있어야만 정확한 층간 패턴이 맞추어져 전기적인 접속을 할 수 있기 때문이다. 이러한 층간 패턴을 맞추는 작업을 얼라인(align)이라고하고, 얼라인 하는데 기준으로 사용되는 패턴을 얼라인먼트 마크 또는 얼라인먼트 키라고 한다.

상기 얼라인먼트 키는 웨이퍼의 스크라이브 라인(scribe line) 상에 형성되 며 얼 라인 장비에 따라 다양한 모양들을 가지고 있다.

상기 얼라인먼트 키는 볼록한 모양인 메사형(mesa type)과 오목한 모양인 트렌치형(trench type)이 있고 그 각각은 정사각형, 직사각형 모양 등을 갖는데, 얼라인 장비별로 다양한 모양들이 사용되고 있다.

그러나, 상기와 같은 트렌치형의 얼라인먼트 키는 공정 중의 하나인 연마 공정이 진행되는 동안 이웃하는 부분과 단차가 없어지기 때문에 정렬 키로서의 신호(signal)를 제대로 인식할 수 없는 문제를 가지고 있다.

도 1은 종래의 일반적인 얼라인먼트 키가 표시된 웨이퍼를 도시한 것이고, 도 2는 종래의 웨이퍼의 스크라이브 레인에 형성된 얼라인먼트 키를 도시한 평면도이다. 그리고, 도 3은 종래의 웨이퍼의 얼라인먼트 키 불량을 보여주는 SEM 사진이다.

도 1 및 도 2에 도시된 바와 같이, 웨이퍼 기판(101) 상의 소정 영역에 소자 영역(102)을 정의하는 스크라이브 레인(103)이 다수 개 교차하며 형성되어 있으며, 상기 스크라이브 레인(103) 상에 복수개의 얼라인먼트 키(110)가 형성되어 있다.

이와 같은 종래의 얼라인먼트 키(110)의 밀도(density)는 상기 스크라이브 레인(103)에서 소자 영역과 비교하여 특히 낮으며, 이는 후속 공정에서 CMP(화학적기계적연마) 공정시에 평탄도에 영향을 받을 확률이 커지게 된다.

즉, 하부 패턴 밀도가 낮은 영역에서는 CMP 공정에 의해 절연막이 과도 식각되고 따라서 당해 영역이 오목해져 후속 공정에서 공정 결함을 유발하여 반도체 소자의 신뢰성을 저하시키는 문제점이 있다.

본 발명은 반도체 소자를 제조하는 방법에서 스크라이브 레인에 형성되는 얼라인먼트 키의 주변에 더미 패턴을 형성하여 연마 공정시에 평탄도를 향상시키고 정확한 얼라이먼트 키를 형성할 수 있는 반도체 소자의 얼라인먼트 키 및 그 형성 방법을 제공하는 데 목적이 있다.

상기한 목적을 달성하기 위하여 본 발명에 따른 반도체 소자의 얼라인먼트 키는, 웨이퍼 상의 반도체 소자 영역 사이의 스크라이브 레인(scribe lane)에 형성된 얼라인먼트 키는, 상기 얼라인먼트 키 주변에 복수 개 더미 키를 포함하는 것을 특징으로 한다.

상기 반도체 소자 영역 내의 얼라인먼트 마크 키의 밀도와 상기 스크라이브 레인에 형성된 얼라인먼트 키 및 더미 키의 밀도는 거의 비슷한 것을 특징으로 한다.

상기 더미 키와 얼라인먼트 키는 트렌치형으로 형성되는 것을 특징으로 한다.

상기 더미 키는 얼라인먼트 키와 동일한 형상으로 더 크게 외주변에 형성되는 것을 특징으로 한다.

상기 더미 키는 상기 얼라인먼트 키의 과도 연마를 방지하는 것을 특징으로 한다.

또한, 상기한 목적을 달성하기 위하여 본 발명에 따른 반도체 소자 영역 사 이에 스크라이브 레인을 정의하는 웨이퍼 상에 얼라인먼트 마크를 형성하는 방법에 있어서, 상기 스크라이브 레인에 얼라인먼트 키 및 복수 개의 더미 키를 형성하기 위한 식각홈을 형성하는 단계와; 상기 식각홈에 금속층을 적층하는 단계와; 상기 금속층을 화학적기계적연마하여 상기 식각홈에 매입된 얼라인먼트 키 및 더미 키를 형성하는 단계를 포함하는 것을 특징으로 한다.

상기 식각홈의 깊이는 4000Å~6000Å인 것을 특징으로 한다.

이하, 첨부한 도면을 참조로 하여 본 발명에 따른 반도체 소자의 얼라인먼트 키에 대해서 구체적으로 설명한다.

여기서, 본 발명에 따른 반도체 소자의 스크라이브 영역 내의 패턴으로 얼라인먼트 키에 대해서 설명하며, 이는 반도체 웨이퍼의 정렬을 목적으로 하는 얼라인먼트 키 뿐만 아니라, 적층 구조를 가지는 소자에서 이전 단계와 현재 단계 사이의 층간 정렬상태를 나타내는 지수로서 오버레이 마크(overlay mark)도 적용될 수 있다.

도 4는 본 발명의 제 1 실시예에 따른 웨이퍼 상의 스크라이브 레인에 형성된 얼라인먼트 키의 평면도이다.

도 4에 도시된 바와 같이, 웨이퍼 기판의 스크라이브 레인(203) 상에 얼라인먼트 키(210)와 상기 얼라인먼트 키(210) 주변에 형성된 복수 개의 더미 키(dummy key)(211)가 형성되어 있다. 여기서는, 상기 더미 키(211)는 십자(+) 형태로 형성되어 있다.

본 발명에 따른 얼라인먼트 키(210)와 더미 키(211)는 상기 스크라이브 레인 (203)에서 패턴 조밀도를 높여서 CMP 공정과 같은 후속 공정에서 얼라인먼트 키(210)의 손상을 방지할 수 있다.

한편, 도 3에 도시된 얼라인먼트 키(210)와 더미 키(211)의 위치와 개수는 일례를 든 것으로 그 위치, 형상 및 개수에 제한이 있는 것은 아니며, 소자 영역에 형성된 얼라인먼트 키의 밀도와 엇비슷하여 후속 CMP 공정 진행시 발생 할 수 있는 불균일성(non-uniformity)의 문제점을 방지하기 위한 것이다.

도 5는 본 발명의 제 2 실시예에 따른 웨이퍼 상의 스크라이브 레인에 형성된 얼라인먼트 키의 평면도이다.

도 5에 도시된 바와 같이, 웨이퍼 기판의 스크라이브 레인(203) 상에 얼라인먼트 키(210)와 상기 얼라인먼트 키(210)와 동일한 형상으로 이루어져 대응되는 부분이 일정 간격 이격되어 주변에 형성된 더미 키(dummy key)(211)가 적어도 하나 이상 형성되어 있다.

따라서, 사각형의 얼라인먼트 키(210)가 형성되어 있으면, 상기 더미 키(211)는 상기 얼라인먼트 키(210)보다 더 큰 사각형의 더미 키(211)로 이루어져 상기 얼라인먼트 키를 내부에 형성하고 있다.

도 6a 내지 도 6d는 본 발명에 따른 얼라인먼트 키를 형성하는 공정을 보여주는 도면이다.

도 6a에 도시된 바와 같이, 본 발명에 따른 얼라인먼트 키(210)는 절연막(220) 상에 포토 레지스트 패턴(250)을 형성하여 얼라인먼트 키의 형상으로 소정의 식각홈(트렌치)(231, 232)을 형성한다.

이때, 상기 식각홈(231, 232)의 깊이는 4000Å~ 6000Å일 수 있다.

이때, 상기 얼라인먼트 키(210)를 위한 식각홈(232) 주변에는 더미 키(211)를 위한 더미 식각홈(231)을 더 형성한다.

여기서, 상기 얼라인먼트 키(210)는 볼록한 모양인 메사형(mesa type)과 오목한 모양인 트렌치형(trench type) 중에서 트렌치형 마크로 형성한다.

이와 같이, 도 6b에 도시된 바와 같이, 상기 포토 레지스트 패턴(250)을 제거하여 얼라인먼트 키 식각홈(232) 및 더미 키 식각홈(231)이 형성된 절연막(220)을 형성한다.

이후, 도 6c에 도시된 바와 같이, 상기 식각홈(231, 232)이 형성된 절연막(220) 상에 배리어 메탈층(235)을 형성하고 구리(Cu) 또는 텅스텐(W) 금속층(233)을 CVD(chemical vapor deposition) 방법으로 충분한 두께로 형성한다.

이어서, 도 6d에 도시된 바와 같이, 상기 금속층(233)을 화학적기계적연마 공정인 CMP 공정으로 슬러리(slurry)등을 이용하여 평탄화한다.

이때, 상기 CMP 공정에서 상기 얼라인먼트 키 식각홈(232)에 형성된 금속층(233)은 주변에 형성된 상기 더미 키 식각홈(231)에 형성된 금속층(233)에 의하여 과도 연마되어 골이 발생되는 것을 방지할 수 있다.

따라서, 얼라인먼트 키 형성 공정중에서 CMP 공정 진행시 발생 할 수 있는 불균일성(non-uniformity)의 문제점을 방지하고 얼라인먼트 키의 손상(damage)를 방지하여 상기 손상된 얼라인먼크 키에 의해 잘못된 신호가 발생되어 그에 따라 패턴의 오정렬(misalignment)이 발생되는 것을 방지할 수 있으므로, 생산 수율을 향 상시키고 반도체 소자의 공정 신뢰도를 크게 향상시킬 수 있는 효과가 있다.

본 발명을 구체적인 실시예를 통하여 상세히 설명하였으나, 이는 본 발명을 구체적으로 설명하기 위한 것으로, 본 발명에 따른 반도체 소자의 얼라인먼트 키 및 그 형성 방법은 이에 한정되지 않으며, 본 발명의 기술적 사상 내에서 당 분야의 통상의 지식을 가진 자에 의해 그 변형이나 개량이 가능함이 명백하다.

본 발명은 얼라인먼트 키 형성 공정에서 CMP 공정 진행시 발생 할 수 있는 불균일성(non-uniformity)의 문제점을 방지하여 양호한 품위의 얼라인먼트 키를 형성할 수 있으며, 이후 패턴의 오정렬(misalignment)이 발생되는 것을 방지할 수 있으므로, 생산 수율을 향상시키고 반도체 소자의 공정 신뢰도를 크게 향상시킬 수 있는 효과가 있다.

Claims (7)

1. 제1 방향으로 연장되는 스크라이브 레인 상에 형성된 복수의 얼라인먼트 키와 복수의 더미 키가 포함되고,

   상기 얼라인먼트 키는 상기 더미 키보다 면적이 크나 적은 수로 형성되고,

   상기 복수의 얼라인먼트 키는 상기 제1 방향에 수직인 제2 방향으로 배치되고,

   상기 복수의 더미 키 중 일부는 상기 복수의 얼라인먼트 키 사이에 배치되어 상기 복수의 얼라인먼트 키와 함께 상기 제2 방향으로 배열되고, 상기 복수의 더미 키 중 나머지는 상기 복수의 얼라인먼트 키가 사이에 배치되도록 상기 복수의 얼라인먼트 키와 함께 상기 제1 방향으로 배열되는 반도체 소자의 얼라인먼트 키.
2. 제 1항에 있어서,

   상기 얼라인먼트 키는 사각형 형태로 형성되고, 상기 더미 키는 십자(+) 형태로 형성되는 반도체 소자의 얼라인먼트 키.
3. 삭제
4. 삭제
5. 삭제
6. 삭제
7. 삭제

Images