KR20010005118A - 반도체 소자의 중첩마크 및 얼라인 키 형성방법 - Google Patents

Abstract

본 발명은 반도체 소자의 중첩마크 및 얼라인 키 형성방법에 관한 것으로, 도체 소자의 제조공정중 층간 중첩도 측정을 위해 사용되는 중첩마크 및 얼라인 키 형성하되, 종래의 사용되는 중첩마크 및 얼라인 키 패턴을 원자외선을 이용한 노광장비의 해상력 근처에서 작은 크기의 패턴으로 잘게 분할하여 형성함에 의해 층간 중첩도의 오독과 정렬실패의 문제를 해결하여 층간 중첩도의 정확도를 향상시킬 수 있으며, 금속 CMP 공정을 보다 자유롭게 진행할 수 있게 되고, 보다 작은 디자인 룰에서의 중첩마진을 증가시킬 수 있어 반도체 소자 메모리 용량의 증가를 도모할 수 있는 기술이다.

Description

반도체 소자의 중첩마크 및 얼라인 키 형성방법 {Method for forming overlay mark and align key of semiconductor device}

본 발명은 반도체 소자의 중첩마크 및 얼라인 키 형성방법에 관한 것으로, 특히 반도체 소자의 노광공정에서 사용되는 중첩마크와 얼라인 키를 회로에 그려지는 패턴의 해상도 수준으로 미세하게 나누어 패터닝함에 의해 평탄화 공정 등에서 발생되는 중첩도 읽기 에러와 미스얼러인 에러를 감소시켜 반도체 소자의 제조공정 수율 및 소자의 신뢰성을 향상시킬 수 있는 반도체 소자의 중첩마크 및 얼라인 키 형성방법에 관한 것이다.

최근 반도체 소자 제조공정의 집적도가 증가함에 따라 새로운 물질과 구조가 채택되어 사용되고 있다. 이에 따라 노광공정에서 층간 중첩도의 정확도를 유지하는 것이 매우 중요한 기술의 하나로 대두되고 있다.

반도체 소자의 제조공정 중 층간 중첩을 잘 하기 위해서는 하부층을 패터닝하는 과정에서 얼라인 키를 패터닝하여 형성해 놓고, 다음 층의 노광공정에서 노광장비에 있는 센서가 얼라인 키의 위치를 인식하게 함으로써 정렬이 가능하도록 하고 있다.

또한, 두 개의 층간 중첩도를 측정하는 중첩마크를 형성시켜 중첩도를 정확하게 유지하는 데 사용하고 있다.

참고로, 도 1 에 종래의 사용하는 중첩마크와 얼라인 키의 예를 각각 도시하였다.

따라서 층간 중첩도를 정확하게 유지하기 위해서는 중첩마크 및 얼라인 키를 정밀하게 측정할 수 있는 기술이 매우 중요하고, 또한 중첩마크와 얼라인 키를 공정진행 중에 손상하지 않도록 보호하는 공정기술도 매우 중요하다 할 수 있다.

층간 중첩도를 측정하는 측정장비와 노광장비가 얼라인 키를 감지하는 원리는 둘 다 다음의 두가지 원리를 이용한다.

첫째는, 입사광이 하부층의 단차에 산란되는 원리를 이용하는 것이고, 둘째는, 두 개의 서로 다른 물질간의 빛의 반사율 차이를 이용하는 것이다.

도 2 는 상기 두가지의 원리를 적용하여 종래의 중첩마크와 얼라인 키의 신호를 감지하는 상태를 도시한 도면이다.

그러나 반도체 소자의 제조공정중 특정 공정, 예컨데 단차가 완만하게 형성되는 공정에서는, 상기한 측정원리를 적용하기가 어렵고, 이에 따라 층간 중첩도의 유지가 어렵게 되는 문제점이 있다.

또한, 최근에 금속물질을 증착하는 공정에서 도입되고 있는 화학 기계적 연마(Chemical Mechanical Polishing ; 이하 CMP 라 함) 기술이나 에치백 기술을 사용하는 과정에서 중첩마크와 얼라인 키를 손상시키거나 마크 주변에 금속물질이 남아 있도록 하는 현상으로 인해 측정오차가 커질 뿐만 아니라, 층간 정렬자체가 불가능해지는 경우가 자주 발생되는 문제점이 있다.

따라서 본 발명은 상기한 종래의 문제점을 해결하기 위한 것으로, 본 발명은 종래의 중첩마크 및 얼라인 키를 원자외선을 이용한 노광장비의 해상력 근처에서 작은 패턴으로 잘게 나누어 형성함에 의해 측정장비의 해상력보다 훨씬 작아지고, 이로 인해 종래의 중첩마크 및 얼라인 키와 동일하게 하나의 합져진 패턴으로 인식하게 되어 종래의 측정장비를 그대로 이용할 수 있으며, 종래의 CMP 나 에치백 공정 등에서 발생했던 층간 중첩도 읽기 에러와 정렬실패의 문제를 원천적으로 제거하여 반도체 소자의 제조공정 수율 및 소자의 신뢰성을 향상시킬 수 있는 반도체 소자의 중첩마크 및 얼라인 키 형성방법을 제공함에 그 목적이 있다.

도 1 은 종래의 중첩마크와 얼라인 키의 예를 각각 도시한 도면

도 2 는 종래의 중첩마크와 얼라인 키의 신호를 감지하는 원리를 설명하기 위한 도면

도 3 은 종래의 중첩마크와 얼라인 키를 사용할 경우 에치백 또는 CMP 공정 이후에 생기는 문제점을 도시한 도면

도 4 는 본 발명에 따른 중첩마크와 얼라인 키의 형상을 도시한 도면

도 5 는 본 발명에 따른 중첩마크와 얼라인 키를 사용했을 경우 측정장비가 인식하는 시그널의 형태를 도시한 도면

도 6 은 본 발명에 따른 중첩마크와 얼라인 키를 이용했을 경우 에치백 또는 CMP 공정 이후의 발생되는 문제점을 해결한 상태를 도시한 도면

도 7 은 본 발명에 따른 중첩마크의 여러 형상을 도시한 도면

〈도면의 주요 부분에 대한 부호의 설명〉

1,21.23 : 중첩마크 3,5,27,29,31,33 : 얼라인 키

상기 목적을 달성하기 위한 본 발명의 반도체 소자의 중첩마크 및 얼라인 키 형성방법은, 통상의 사용되는 중첩마크 및 얼라인 키를 원자외선을 이용한 노광장비의 해상력 근처에서 작은 크기의 패턴으로 잘게 분할하여 형성함에 의해 층간 중첩도의 오독과 정렬실패의 문제를 제거한 것을 특징으로 한다.

이하 첨부된 도면을 참조하여 본 발명의 적합한 실시예에 대해 상세히 설명하기로 한다.

도 4 는 본 발명에 따른 중첩마크와 얼라인 키의 형상을 도시한 도면이다.

상기 도면에 도시된 바와 같이, 본 발명에서 제시하는 중첩마크(21,23,25)와 얼라인 키(27,29,31,33)는 패턴의 크기가 원자외선 노광장비의 해상력 수준인 0.25∼0.30㎛ 정도의 크기로 본래의 크기인 수 ㎛ 단위보다 아주 잘게 나누어져 있다.

그러나 중첩도 측정장비나 노광장비의 얼라인 빔의 해상력 수준은 상기와 같이 미세하게 분할되어 있는 패턴을 인식할 수 없을 정도의 수준이므로 결국은 한 덩어리로서 인식하게 되어 종래의 중첩마크와 똑같은 패턴으로 인식하는 효과를 그대로 지니게 된다.

상기 도면에서, 형성된 중첩마크(21,23,25) 및 얼라인 키(27,29.31.33)의 패턴 구성 형태는 다양한 형태로 구성시킬 수 있다. 예컨데, 0.25㎛∼0.30㎛ 너비의 하나의 홈을 가진 패턴(25,33), 0.25㎛∼0.30㎛ 너비의 라인 ＆ 스페이스 패턴(21,27), 0.25㎛∼0.30㎛ 너비의 필러 들로 구성된 패턴(23,29), 0.25㎛∼0.30㎛ 너비의 필러로 둘러싼 패턴(31), 0.25㎛∼0.30㎛ 너비의 콘택홀로 구성한 패턴 등과 같이 형성할 수 있다.

한편, 도 5 는 본 발명에 따른 중첩마크와 얼라인 키를 사용했을 경우 측정장비가 인식하는 시그널의 형태를 도시한 도면인 바, 상기 도면에 도시된 바와 같이 본 발명의 중첩마크 및 얼라인 키에 대해 측정장비가 인식하는 시그널은 종래의 중첩마크와 얼라인 키에 대한 시그널과 같음을 알 수 있다.

한편, 도 6 은 본 발명에 따른 중첩마크와 얼라인 키를 이용했을 경우 에치백 또는 CMP 공정 이후의 발생되는 문제점을 해결한 상태를 도시한 도면이다.

본 발명의 기술에 따라 측정장비가 측정하는 원리는 종래의 방식을 그대로 이용하고 중첩마크 및 얼라인 키의 패턴을 미세하게 분할시킬 경우, 상기 도 6 에 도시된 바와 같이, 반도체 소자의 제조공정중 금속 증착공정에서 종래의 문제가 되었던 중첩도 오독(reading error)과 얼라인의 실패 등을 해결할 수 있다.

즉, 미세하게 분할된 패턴의 틈 사이로 금속 및 기타 물질들이 채워져 갭 필(gap fill)이 되므로 종래와 같이 패턴이 형성된 부위의 상부에 경사가 지면서 찌꺼기가 남는 일이 없어지게 된다. 이로써 중첩도에 대한 오독이 원천적으로 해결되며, 또한 CMP 공정이 불균일하게 진행되었을 경우에도 도 6 에 도시한 바와 같이, 상기의 원리가 동일하게 적용된다.

한편, 도 7 은 본 발명에 따른 중첩마크의 여러 형상을 도시한 도면이다.

상기 도시된 중첩마크의 실시예에서는 (a)에 도시된 박스 인 박스 형태의 중첩마크(34)에서 외측박스의 패턴의 폭을 (b)와 (c)와 같이 라인 형태로 분할시킬 수 있으며, 또한 (d)와 같이 필러(pillar)점 형태로 분할시킨 형태로 구성할 수 있다.

이상 상술한 바와 같이, 본 발명의 기술에 따라 측정장비의 측정하는 원리는 종래의 방식을 그대로 이용하면서, 중첩마크 및 얼라인 키의 패턴을 미세하게 분할시킴에 의해 반도체 소자의 제조공정중 금속 증착공정에서 종래의 문제가 되었던 중첩도 오독(reading error)과 얼라인의 실패 등을 해결하여 층간 중첩도의 정확도를 향상시킬 수 있다. 또한 본 발명의 기술을 적용할 경우 금속 CMP 공정을 보다 자유롭게 진행할 수 있게 되고, 더 나아가 보다 작은 디자인 룰에서의 중첩마진을 증가시킬 수 있어 반도체 소자 메모리 용량의 증가를 도모할 수 있다.

Claims (6)

1. 반도체 소자의 제조공정중 층간 중첩도 측정을 위해 사용되는 중첩마크 및 얼라인 키 형성방법에 있어서,

   상기 통상의 사용되는 중첩마크 및 얼라인 키를 원자외선을 이용한 노광장비의 해상력 근처에서 작은 크기의 패턴으로 잘게 분할하여 형성함에 의해 층간 중첩도의 오독과 정렬실패의 문제를 제거한 것을 특징으로 하는 반도체 소자의 중첩마크 및 얼라인 키 형성방법.
2. 제 1 항에 있어서,

   상기 분할된 중첩마크 및 얼라인 키 패턴은 0.25㎛∼0.30㎛ 너비의 하나의 홈을 가진 패턴인 것을 특징으로 하는 반도체 소자의 중첩마크 및 얼라인 키 형성방법
3. 제 1 항에 있어서,

   상기 분할된 중첩마크 및 얼라인 키 패턴은 0.25㎛∼0.30㎛ 너비의 라인 ＆ 스페이스 패턴으로 형성된 것을 특징으로 하는 반도체 소자의 중첩마크 및 얼라인 키 형성방법
4. 제 1 항에 있어서,

   상기 분할된 중첩마크 및 얼라인 키 패턴은 0.25㎛∼0.30㎛ 너비의 필러 들로 구성한 것을 특징으로 하는 반도체 소자의 중첩마크 및 얼라인 키 형성방법
5. 제 1 항에 있어서,

   상기 분할된 중첩마크 및 얼라인 키 패턴은 0.25㎛∼0.30㎛ 너비의 필러 둘러싼 패턴으로 형성한 것을 특징으로 하는 반도체 소자의 중첩마크 및 얼라인 키 형성방법
6. 제 1 항에 있어서,

   상기 분할된 중첩마크 및 얼라인 키 패턴은 0.25㎛∼0.30㎛ 너비의 콘택홀로 구성한 것을 특징으로 하는 반도체 소자의 중첩마크 및 얼라인 키 형성방법