KR100542692B1 - 중첩오차 측정마크 - Google Patents
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Abstract
1. 청구 범위에 기재된 발명이 속하는 기술 분야
본 발명은 중첩 오차 측정 마크에 관한 것임.
2. 발명이 해결하고자 하는 기술적 과제
반도체 소자의 제조 공정 중 다중 금속층 형성과 같은 적층 공정시 하부층에 형성된 중첩 외부 박스(overlay outer box) 마크 패턴으로부터 난반사되는 노광원에 의해 중첩 내부 박스(overlay inner box) 마크에 나치(notch) 현상이 발생하여 중첩 내부 박스가 언더컷(undercut) 형태로 형성되고, 이에 따라 중첩 박스의 형상이 이중으로 형성되어 중첩 오차 측정값의 신뢰도가 저하되는 문제점을 해결하기 위함.
3. 발명의 해결 방법의 요지
중첩 외부 박스 및 내부 박스의 형태를 변형시키거나 극성을 변화시켜 중첩 오차 측정 마크에 발생하는 나치 현상을 방지하므로써 중첩 오차 측정값의 신뢰도를 향상시킬 수 있음.
Description
본 발명은 중첩 오차 측정 마크에 관한 것으로, 특히 하부 기판의 중첩 외부 박스(overlay outer box) 마크 패턴으로부터 유발되는 노광원의 난반사를 제거하여 중첩 내부 박스(overlay inner box) 마크에 발생하는 언더컷(undercut) 현상을 해결하므로써 중첩 오차 측정값의 신뢰도를 향상시킬 수 있는 중첩 오차 측정 마크에 관한 것이다.
반도체 소자가 고집적화 및 소형화 되어 감에 따라 하부층과 상부층 사이의 중첩 정확도가 소자의 신뢰성 및 수율에 중요한 요인으로 작용한다. 일반적으로 이러한 중첩 정확도는 반도체 소자의 제조 공정시 사용되는 마스크에 중첩 오차 측정 마크를 삽입하여 측정하고 있다.
도 1(a) 및 1(b)은 종래의 중첩 오차 측정 패턴의 단면도 및 중첩 오차 측정 마크의 평면도로서, 다중 금속층(Multi-Level Matal ;MLM) 패터닝 공정을 예로 들어 설명한다.
도 1(a)는 중첩 오차 측정 패턴의 단면도로서, 하부층이 형성된 기판(도시되지 않음) 상부에 제 1 금속층간 산화막(Inter Metal Oxide ;IMO1)(11), 제 1 금속층 및 제 2 금속층간 산화막(IMO2, 13)을 순차적으로 형성한다. 여기에서 제 1 금속층 패터닝시에는 후속 공정으로 형성되는 제 2 금속층 형성 후 콘택홀 형성시 중첩 정확도를 측정하기 위하여, 중첩 오차 측정 마크가 삽입된 레지스트(도시되지 않음)를 사용하여 제 1 금속층을 패터닝하므로써, 도시한 것과 같은 외부 중첩 오차 측정 패턴(12)을 형성한다.
이후, 레지스트막을 이용하여 콘택 홀을 형성하는데, 이때에도 중첩 정확도를 측정하기 위한 중첩 오차 측정 마크가 삽입된 레지스트막을 이용한다. 이에 의하여, 금속으로 형성된 음극성의 외부 중첩 오차 측정 패턴(12)과 극성이 반대인 양극성의 내부 중첩 오차 측정 패턴(14)이 형성된다.
이러한 중첩 오차 측정 패턴을 형성하기 위해 레지스트에 삽입한 중첩 오차 측정 마크의 적층 구조를 도 1(b)에 평면도로 나타내었다. 도시된 바와 같이, 외부 중첩 오차 측정 패턴을 형성하기 위한 음극성의 중첩 외부 박스(15) 내에 내부 중첩 오차 측정 패턴을 형성하기 위한 양극성의 중첩 내부 박스(16)가 형성된 것을 알 수 있다.
이와 같은 형태로 중첩 오차 측정 마크를 형성한 경우에는 하부층에 형성된 외부 중첩 오차 측정 패턴(12)의 금속 그레인(grain)(A)으로부터 난반사되는 노광원에 의하여 내부 중첩 오차 측정 패턴(14)에 나치(notch) 현상이 발생한다. 이러한 나치 현상은 내부 중첩 오차 측정 패턴(14)이 언더컷 형태로 형성되기 때문이다. 이와 같이 내부 중첩 오차 측정 패턴(14)이 언더컷 형태로 형성되면, 레지스트 패턴과 같은 내부 중첩 오차 측정 패턴(14)은 파장이 600nm 내지 700nm인 중첩 오차 측정 광원에 대하여 투명하기 때문에 중첩 박스 마크의 형상이 이중으로 형성되게 된다.
중첩 박스 마크가 이중으로 형성되면 제 3 금속층의 콘택홀, 제 4 금속층의 콘택홀 등의 중첩 정확도가 불량해지고, 중첩 오차 측정값의 신뢰도가 저하되는 문제점이 있다.
종래에는 이와 같은 중첩 내부 박스가 불량한 형상을 갖는 문제점을 해결하기 위하여, 중첩 측정 장비의 측정 포커스(focus) 등을 최적으로 설정하여 측정오류를 개선하고자 하였다.
그러나 이와 같은 경우에도 측정 오류의 개선 정도가 미약할 뿐만 아니라 웨리퍼마다 그리고 제품마다 하부층의 조건이 변화하게 되므로 측정 장비의 포커스 조건을 재설정하는 작업을 반복해야 하므로 반도체 소자의 대량 생상시 총 접근 시간(Total Access Time)이 크게 증가하는 문제점이 있다.
따라서, 본 발명은 중첩 외부 박스 및 내부 박스의 형태를 변형시키거나 극성(polarity)을 변화시켜 중첩 오차 측정 마크에 발생하는 나치 현상을 방지하므로써 중첩 오차 측정값의 신뢰도를 향상시킬 수 있는 중첩 오차 측정 마크를 제공하는데 그 목적이 있다.
상술한 목적을 달성하기 위한 본 발명의 제 2 실시예에 따른 중첩 오차 측정 마크는 홀 타입의 중첩 외부 박스 마크와, 상기 홀 타입의 중첩 외부 박스 마크 상에 상기 홀 타입의 중첩 외부 박스 마크의 홀보다 작은 홀을 갖는 홀 타입의 중첩 내부 박스 마크로 구성되는 것을 특징으로 한다.
또한 상술한 목적을 달성하기 위한 본 발명의 제 3 실시예에 따른 중첩 오차 측정 마크는 바 타입의 중첩 외부 박스 마크와, 상기 바 타입의 중첩 외부 박스 마크 상에 상기 바 타입의 중첩 외부 박스 마크의 바보다 작은 홀을 갖는 홀 타입의 중첩 내부 박스 마크로 구성되는 것을 특징으로 한다.
이하, 첨부된 도면을 참조하여 본 발명을 상세히 설명하기로 한다.
도 2(a) 및 2(d)는 본 발명의 제 1 실시예에 따른 중첩 오차 측정 패턴의 단면도 및 중첩 오차 측정 마크의 평면도로서, 다중 금속층 패터닝 공정을 예로 들어 설명한다.
도 2(a)에 도시된 바와 같이, 제 1 금속층간 산화막(IMO1, 21) 상부에 제 1 금속층을 형성하되, 중첩 오차 측정 마크가 삽입된 레지스트 패턴을 이용하므로써 바 타입의 외부 중첩 오차 측정 패턴(22)을 형성한다. 이후, 제 2 금속층간 산화막(IMO2, 23)을 형성한 후 콘택 홀 형성을 위한 레지스트막을 형성한다. 이 레지스트막에는 중첩 오차 측정을 위하여 바 타입의 중첩 내부 박스 마크가 삽입되어 있다. 이에 의하여, 금속으로 형성된 바 타입의 외부 중첩 오차 측정 패턴(22)과 타입이 동일한 바 타입의 내부 중첩 오차 측정 패턴(24)이 형성된다.
즉, 외부 중첩 오차 측정 패턴은 도 2(b)에 도시된 바와 같은 바 타입의 중첩 외부 박스 마크(25)가 삽입된 레지스트에 의해 형성되고, 내부 중첩 오차 측정 패턴은 도 2(c)에 도시된 바와 같은 바 타입의 중첩 내부 박스 마크(26)가 삽입된 레지스트 패턴에 의해 형성된다.
이러한 중첩 외부 박스 마크(25)와 중첩 내부 박스 마크(26)의 적층 구조를 도 2(d)에 도시하였다. 도시된 바와 같이, 바 타입의 중첩 외부 박스 마크(25) 상에 바 타입의 중첩 내부 박스 마크(26)가 형성되게 하므로써, 중첩 외부 박스 마크(25)에 의해 형성된 금속으로 이루어진 외부 중첩 오차 측정 패턴(22)의 그레인으로부터 노광원이 난반사되더라도 그 상부에 형성된 내부 중첩 오차 측정 패턴(24)에 영향을 주지 않으므로 양호한 형태의 중첩 오차 측정 마크를 형성할 수 있다.
도 3(a) 및 3(d)는 본 발명의 제 2 실시예에 따른 중첩 오차 측정 패턴의 단면도 및 중첩 오차 측정 마크의 평면도로서, 다중 금속층 패터닝 공정을 예로 들어 설명한다.
도 3(a)에 도시된 바와 같이, 제 1 금속층간 산화막(IMO1, 31) 상부에 제 1 금속층을 형성하되, 중첩 오차 측정 마크가 삽입된 레지스트 패턴을 이용하므로써 홀 타입의 외부 중첩 오차 측정 패턴(32)을 형성한다. 이후, 제 2 금속층간 산화막(IMO2, 33)을 형성한 후 콘택 홀 형성을 위한 레지스트막을 형성한다. 이 레지스트막에는 중첩 오차 측정을 위하여 홀 타입의 중첩 내부 박스 마크가 삽입되어 있다. 이에 의하여, 금속으로 형성된 홀 타입의 외부 중첩 오차 측정 패턴(32)과 타입이 동일한 홀 타입의 내부 중첩 오차 측정 패턴(34)이 형성된다.
즉, 외부 중첩 오차 측정 패턴은 도 3(b)에 도시된 바와 같은 홀 타입의 중첩 외부 박스 마크(35)가 삽입된 레지스트에 의해 형성되고, 내부 중첩 오차 측정 패턴은 도 3(c)에 도시된 바와 같은 홀 타입의 중첩 내부 박스 마크(36)가 삽입된 레지스트 패턴에 의해 형성된다.
이러한 중첩 외부 박스 마크(35)와 중첩 내부 박스 마크(36)의 적층 구조를 도 3(d)에 도시하였다. 도시된 바와 같이, 홀 타입의 중첩 외부 박스 마크(35) 상에 홀 타입의 중첩 외부 박스 마크(35)의 홀보다 작은 홀을 갖는 홀 타입의 중첩 내부 박스 마크(36)가 형성되게 하므로써, 중첩 외부 박스 마크(35)에 의해 형성된 금속으로 이루어진 외부 중첩 오차 측정 패턴(32)의 그레인으로부터 노광원이 난반사되더라도 그 상부에 형성된 내부 중첩 오차 측정 패턴(34)에 영향을 주지 않으므로 양호한 형태의 중첩 오차 측정 마크를 형성할 수 있다.
도 4(a) 및 4(d)는 본 발명의 제 3 실시예에 따른 중첩 오차 측정 패턴의 단면도 및 중첩 오차 마크의 평면도로서, 다중 금속층 패터닝 공정을 예로 들어 설명하면 다음과 같다.
도 4(a)에 도시된 바와 같이, 제 1 금속층간 산화막(IMO1, 41) 상부에 제 1 금속층을 형성하되, 중첩 오차 측정 마크가 삽입된 레지스트 패턴을 이용하므로써 바 타입의 외부 중첩 오차 측정 패턴(42)을 형성한다. 이후, 제 2 금속층간 산화막(IMO2, 43)을 형성한 후 콘택 홀 형성을 위한 레지스트막을 형성한다. 이 레지스트막에는 중첩 오차 측정을 위하여 바 타입의 중첩 내부 박스 마크가 삽입되어 있다. 이에 의하여, 금속으로 형성된 바 타입의 외부 중첩 오차 측정 패턴(42)과 타입이 반대인 홀 타입의 내부 중첩 오차 측정 패턴(44)이 형성된다.
즉, 외부 중첩 오차 측정 패턴은 도 4(b)에 도시된 바와 같은 바 타입의 중첩 외부 박스 마크(45)가 삽입된 레지스트에 의해 형성되고, 내부 중첩 오차 측정 패턴은 도 4(c)에 도시된 바와 같은 홀 타입의 중첩 내부 박스 마크(46)가 삽입된 레지스트 패턴에 의해 형성된다.
이러한 중첩 외부 박스 마크(45)와 중첩 내부 박스 마크(46)의 적층 구조를 도 4(d)에 도시하였다. 도시된 바와 같이, 바 타입의 중첩 외부 박스 마크(45) 상에 바 타입의 중첩 외부 박스 마크(45)의 바보다 작은 홀을 갖는 홀 타입의 중첩 내부 박스 마크(46)가 형성되게 하므로써, 중첩 외부 박스 마크(45)에 의해 형성된 금속으로 이루어진 외부 중첩 오차 측정 패턴(42)의 그레인으로부터 노광원이 난반사되더라도 그 상부에 형성된 내부 중첩 오차 측정 패턴(44)에 영향을 주지 않으므로 양호한 형태의 중첩 오차 측정 마크를 형성할 수 있다.
이와 같은 방법으로 중첩 오차 측정 마크를 형성하게 되면, 하부층으로부터 난반사되는 노광원에 의한 영향을 최소화하여 메탈 공정 이후의 공정에서도 양호한 중첩 정확도를 유지시킬 수 있게 된다.
상술한 바와 같이, 본 발명에 따르면 반도체 소자 제조 공정 중의 마스크 페터닝 공정시 하부층에 의한 노광원의 난반사를 방지할 수 있어 중첩 정확도를 향상시킬 수 있다. 또한, 웨이퍼나 부품마다 포커스를 재조정해야 하는 문제점을 해겨하여 중첩 오차 측정 마크의 프로파일(profile)을 개선하므로써 총 접근 시간(Total Access Time)을 감소시킬 수 있고 소자의 수율을 향상시킬 수 있는 효과가 있다.
도 1(a) 및 1(b)은 종래의 중첩 오차 측정 패턴의 단면도 및 중첩 오차 측정 마크의 평면도.
도 2(a) 및 2(d)는 본 발명의 제 1 실시예에 따른 중첩 오차 측정 패턴의 단면도 및 중첩 오차 측정 마크의 평면도.
도 3(a) 및 3(d)는 본 발명의 제 2 실시예에 따른 중첩 오차 측정 패턴의 단면도 및 중첩 오차 측정 마크의 평면도.
도 4(a) 및 4(d)는 본 발명의 제 3 실시예에 따른 중첩 오차 측정 패턴의 단면도 및 중첩 오차 마크의 평면도.
<도면의 주요 부분에 대한 부호 설명>
21, 31, 41 : 제 1 금속층간 산화막
22, 32, 42 : 외부 중첩 오차 측정 패턴
23, 33, 43 : 제 2 금속층간 산화막
24, 34, 44 : 내부 중첩 오차 측정 패턴
25, 35, 45 : 중첩 외부 박스 마크
26, 36, 46 : 중첩 내부 박스 마크
Claims (2)
- 반도체 소자의 중첩 정확도 측정을 위한 중첩 오차 측정 마크에 있어서,홀 타입의 중첩 외부 박스 마크와,상기 홀 타입의 중첩 외부 박스 마크 상에 상기 홀 타입의 중첩 외부 박스 마크의 홀보다 작은 홀을 갖는 홀 타입의 중첩 내부 박스 마크로 구성되는 것을 특징으로 하는 중첩 오차 측정 마크.
- 반도체 소자의 중첩 정확도 측정을 위한 중첩 오차 측정 마크에 있어서,바 타입의 중첩 외부 박스 마크와,상기 바 타입의 중첩 외부 박스 마크 상에 상기 바 타입의 중첩 외부 박스 마크의 바보다 작은 홀을 갖는 홀 타입의 중첩 내부 박스 마크로 구성되는 것을 특징으로 하는 중첩 오차 측정 마크.
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| KR1019980025658A KR100542692B1 (ko) | 1998-06-30 | 1998-06-30 | 중첩오차 측정마크 |
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