KR100608385B1 - 반도체 소자 제조용 중첩도 측정 패턴 - Google Patents

Abstract

본 발명은 노광장비의 렌즈수차, 식각장비의 비대칭적 식각 및 증착장비의 비대칭적인 증착 등의 영향을 받지 않는 반도체 소자 제조용 중첩도 측정 패턴을 개시하며, 개시된 본 발명의 중첩도 측정 패턴은, 적층 구조의 반도체 소자 제조시에 전(前) 공정에서 형성된 레이어와 현(現) 공정에서 형성하는 레이어간의 중첩도를 측정하기 위해 형성하는 반도체 소자 제조용 중첩도 측정 패턴으로서, 전 공정에서 제1마크와, 현 공정에서 형성한 제2마크로 구성되며, 상기 제1마크는 X축 방향 및 Y축 방향을 따라 동일한 피치를 가지고 배치되는 다수개의 바 패턴으로 구성된 그룹이 2개씩 배열된 구조이고, 상기 제2마크는 상기 제1마크와 동일 구조를 가지면서 각 그룹에서의 바 패턴이 제1마크의 대응하는 그룹의 바 패턴들 사이에 위치하도록 된 것을 특징으로 한다.

Description

반도체 소자 제조용 중첩도 측정 패턴{Overlay measurement pattern for semiconductor device manufacture}

도 1a 및 도 1b는 종래의 중첩도 측정 패턴을 설명하기 위한 도면.

도 2a 및 도 2b는 본 발명에 따른 중첩도 측정 패턴을 설명하기 위한 도면.

* 도면의 주요 부분에 대한 부호의 설명 *

20 : 중첩도 측정 패턴 22 : 제1마크

24 : 제2마크

본 발명은 반도체 소자 제조용 중첩도 측정 패턴에 관한 것으로, 특히, 노광장비의 렌즈수차, 식각장비의 비대칭적 식각 및 증착장비의 비대칭적인 증착 등의 영향을 받지 않는 반도체 소자 제조용 중첩도 측정 패턴에 관한 것이다.

적층 구조의 반도체 소자를 제조함에 있어서, 전(前) 공정에서 형성시킨 레이어(layer)와 현(現) 공정을 통해 형성시키는 레이어간의 정렬이 매우 중요하다. 이에 따라, 통상의 반도체 제조 공정에서는 각 레이어에 상·하부 레이어들간의 정렬 상태를 파악 및 보정하기 위한 중첩도(overlay) 측정 패턴을 설치하고 있다.

이러한 중첩도 측정 패턴은 일반적으로 웨이퍼 상에서 다이(Die)와 다이 사이를 분할하는 스크라이브 라인에 설치하는 것이 보통이며, 이전 레이어에서 형성된 제1마크(1st mark)와 현 레이어에서 형성한 제2마크(2nd mark)로 구성된다. 여기서, 상기 제1마크는 실제 패턴에 형성된 것이며, 상기 제2마크는 식각마스크로 이용되는 감광막패턴이다.

자세하게, 도 1a에 도시된 바와 같이, 종래의 중첩도 측정 패턴(10)은 이전 레이어에서 형성되고 박스(Box) 형상을 갖는 제1마크(12)와, 현 레이어에서 형성되고 상기 제1마크(12) 보다는 작은 크기의 사각 박스 형상을 갖는 제2마크(14)로 구성된다.

그리고, 도 1b에 도시된 바와 같이, 이전 레이어에서 박스 형상의 제1마크(12)를 형성한 후, 현 레이어에서 상기 제1마크(12) 내에 제2마크(14)를 형성한 다음, 소정의 중첩도 측정 장비를 이용해서 상기 제1마크(12)와 제2마크(14)간 정렬 상태, 즉, 상·하부 레이어들간의 중첩도를 측정하게 된다.

그러나, 전술한 종래의 중첩도 측정 패턴은 디자인 룰(design rule)이 100㎚ 이상의 큰 소자를 제조하는 경우에는 중첩도 측정 재현성이 5㎚ 이하로 나타나기 때문에 별다른 문제가 없지만, 디자인 룰이 60㎚ 이하의 실제 패턴은 노광장비의 렌즈수차, 식각장비의 비대칭적 식각, 증착장비의 비대칭적인 증착 등의 변수들에 영향을 받아 중첩도 측정 에러가 발생되는 바, 디자인 룰이 60㎚ 이하의 소자 제조시에는 실질적으로 그 이용이 곤란하다.

따라서, 본 발명은 상기와 같은 종래의 문제점을 해결하기 위해 안출된 것으로서, 노광장비의 렌즈수차, 식각장비의 비대칭적 식각 및 증착장비의 비대칭적인 증착 등의 영향을 받지 않는 반도체 소자 제조용 중첩도 측정 패턴을 제공함에 그 목적이 있다.

상기와 같은 목적을 달성하기 위하여, 본 발명은, 적층 구조의 반도체 소자 제조시에 전 공정에서 형성된 레이어와 현 공정에서 형성하는 레이어간의 중첩도를 측정하기 위해 형성하는 반도체 소자 제조용 중첩도 측정 패턴으로서, 전 공정에서 제1마크와, 현 공정에서 형성한 제2마크로 구성되며, 상기 제1마크는 X축 방향 및 Y축 방향을 따라 동일한 피치를 가지고 배치되는 다수개의 바 패턴으로 구성된 그룹이 2개씩 배열된 구조이고, 상기 제2마크는 상기 제1마크와 동일 구조를 가지면서 각 그룹에서의 바 패턴이 제1마크의 대응하는 그룹의 바 패턴들 사이에 위치하도록 된 것을 특징으로 하는 반도체 소자 제조용 중첩도 측정 패턴을 제공한다.

여기서, 상기 바 패턴들이 동일 방향으로 배열된 그룹들은 대각선 방향에서 서로 마주보도록 배치됨이 바람직하다.

(실시예)

이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 상세하게 설명하도록 한다.

먼저, 본 발명의 기술적 원리를 설명하면, 본 발명은 중첩도 측정을 위한 마크를 X축 및 Y축으로 배열되는 다수개의 바 패턴으로 구성한다. 이 경우, 본 발명 은 X축 및 Y축 방향 모두에 대한 중첩도 측정을 진행할 수 있으므로, 노광장비의 렌즈수차, 감광막 프로파일에 따른 식각 특성 및 증착장비의 특성 등을 모두 반영하는 하부 마크와 상부 마크로 구성되는 공간주파수 매칭(matching)형 정렬 마크, 즉, 중첩도 측정 패턴을 구현할 수 있게 된다.

자세하게, 도 2a 및 도 2b는 본 발명에 따른 반도체 소자 제조용 중첩도 측정 패턴을 설명하기 위한 도면들로서, 이를 설명하면 다음과 같다.

먼저, 도 2a를 참조하면, 본 발명의 중첩도 측정 패턴(20)은 이전 레이어에서 형성시킨 실제 패턴에 해당하는 제1마크(22)와, 현 레이어에서 형성하며 상기 제1마크(22) 내에 배치되는 감광막패턴으로 이루어지는 제2마크(24)로 구성된다.

여기서, 상기 제1마크(22)는, 단순히 박스 형상으로 이루어지거나, 또는, 도시하지는 않았으나 하나의 바(Bar)으로 이루어지는 종래의 그것과는 달리, 각각 X축 방향 및 Y축 방향을 따라 동일한 피치(pitch)를 가지고 서로 평행하게 배치되는 다수개의 바 패턴으로 구성된 그룹이 2개씩 배열된 구조를 갖는다. 이때, 상기 바 패턴들이 동일 방향으로 배열된 그룹들은, 바람직하게, 대각선 방향에서 서로 마주보도록 배치된다.

상기 제2마크(24)는 전술한 제1마크(22)와 동일 구조로 이루어지되, 자세하게 도시되지는 않았으나, 각 그룹에서의 바 패턴이 상기 제1마크(22)의 대응하는 그룹의 바 패턴들 사이에 각각 위치하도록 한 구조를 갖는다. 마찬가지로, 상기 제2마크(24)에서의 그룹들 또한 바 패턴들이 동일 방향으로 배열된 그룹들이 대각선 방향에서 서로 마주보도록 배치된다.

이와 같은 본 발명의 중첩도 측정 패턴(20)을 이용함에 있어, 도 2b에 도시된 바와 같이, 실제 패턴으로 이루어진 제1마크(22)를 형성한 후, 이 제1마크(22) 상에 패턴 형성층, 즉, 식각대상층과 함께 감광막으로 이루어진 제2마크(24)가 형성되며, 이때, 상기 제2마크(24)는 전술한 바와 같이 각 그룹에서의 바 패턴이 제1마크(22)의 대응하는 그룹의 바 패턴들 사이에 각각 위치하도록 형성된다.

이 경우, 1회의 중첩도 측정만으로 X축 방향은 물론 Y축 방향에 대한 중첩도 측정을 동시에 행할 수 있으며, 특히, CD SEM 측정이나 타원 분광해석법 등으로 위치를 검출해낼 수도 있다.

따라서, 본 발명의 중첩도 측정 패턴을 이용하게 되면, 노광장비의 렌즈수차, 감광막 프로파일에 따른 식각 특성 및 증착장비의 특성 등의 영향으로부터 자류로울 수 있으므로, 중첩도 측정의 신뢰성을 높일 수 있게 된다.

이상에서와 같이, 본 발명은 중첩도 측정을 위한 마크를 다수개의 바 패턴들이 X축 방향 및 Y축 방향으로 배열되는 구조로 구현함으로써 노광장비의 렌즈수차에 의한 영향이 작고, 감광막 프로파일에 기인하는 식각오차에 의한 측정오차가 거의 없으며, 광학적 한계를 극복할 수 있음은 물론 편광된 더블 다이폴 노광기술의 적용시에 물리적 한계를 극복할 수 있고, 증착장비의 증착 특성의 영향이 제거하며, 메인 칩과 동일한 환경으로 상·하부 레이어들간 중첩도를 측정할 수 있다.

따라서, 본 발명은 중첩 정밀도를 높일 수 있으며, 궁극적으로는 60㎚ 이하의 미세 소자의 구현을 가능하게 할 수 있다.

이상, 여기에서는 본 발명을 특정 실시예에 관련하여 도시하고 설명하였지만, 본 발명이 그에 한정되는 것은 아니며, 이하의 특허청구의 범위는 본 발명의 정신과 분야를 이탈하지 않는 한도 내에서 본 발명이 다양하게 개조 및 변형될 수 있다는 것을 당업계에서 통상의 지식을 가진 자가 용이하게 알 수 있다.

Claims (2)

1. 적층 구조의 반도체 소자 제조시에 전(前) 공정에서 형성된 레이어와 현(現) 공정에서 형성하는 레이어간의 중첩도를 측정하기 위해 형성하는 반도체 소자 제조용 중첩도 측정 패턴으로서,

   전 공정에서 제1마크와, 현 공정에서 형성한 제2마크로 구성되며,

   상기 제1마크는 X축 방향 및 Y축 방향을 따라 동일한 피치를 가지고 배치되는 다수개의 바 패턴으로 구성된 그룹이 2개씩 배열된 구조이고,

   상기 제2마크는 상기 제1마크와 동일 구조를 가지면서 각 그룹에서의 바 패턴이 제1마크의 대응하는 그룹의 바 패턴들 사이에 위치하도록 된 것을 특징으로 하는 반도체 소자 제조용 중첩도 측정 패턴.
2. 제 1 항에 있어서, 상기 바 패턴들이 동일 방향으로 배열된 그룹들은 대각선 방향에서 서로 마주보도록 배치된 것을 특징으로 하는 반도체 소자 제조용 중첩도 측정 패턴.

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