KR20010046321A

KR20010046321A - 반도체 소자 제조 공정을 위한 테스트 패턴

Info

Publication number: KR20010046321A
Application number: KR1019990050038A
Authority: KR
Inventors: 이병철
Original assignee: 황인길; 아남반도체 주식회사
Priority date: 1999-11-11
Filing date: 1999-11-11
Publication date: 2001-06-15

Abstract

웨이퍼 정렬 패턴과 CD 측정 패턴에 따른 마스크 상의 공간을 최소화할 수 있도록 하는 반도체 소자 제조 공정을 위한 테스트 패턴을 제공하기 위한 것으로, 마스크 상에 일정 조건의 라인 폭, 라인 사이 간격 및 라인 길이를 가지는 다수의 라인 패턴으로 이루어지는 웨이퍼 정렬 패턴을 형성하되, 웨이퍼 정렬 패턴의 각 라인 패턴을 크리티컬 레이어의 CD 측정을 위한 다수의 미세 패턴으로 형성하여 마스크의 일정 영역에 웨이퍼 정렬 패턴과 CD 측정 패턴을 동시에 형성한다. 따라서, 마스크의 여분 공간에 필요한 테스트 패턴을 더할 수 있어 마스크의 공간 활용을 최대화할 수 있으며, 웨이퍼 정렬 패턴의 각 패턴을 CD 측정을 위한 미세 패턴으로 형성함으로써 텅스텐 플러그 형성을 위한 화학 기계적 연마 공정에서의 웨이퍼 정렬 패턴 손상을 완충할 수 있어 반도체 소자 제조 공정의 수율을 향상시킨다.

Description

반도체 소자 제조 공정을 위한 테스트 패턴{TEST PATTERN FOR SEMICONDUCTOR DEVICE FABRICATION}

본 발명은 반도체 소자 제조 공정을 위한 테스트 패턴에 관한 것으로, 더욱 상세하게는 반도체 소자 제조 공정중의 웨이퍼 정렬 및 각종 CD(critical dimension)를 동시에 측정할 수 있도록 한 반도체 소자 제조 공정을 위한 테스트 패턴에 관한 것이다.

일반적으로 반도체 소자를 제조하는 공정은 웨이퍼에 박막의 적층 및 식각, 불순물 도핑 등의 단위 공정들을 반복 실시하여 원하는 회로 동작 특성을 가진 반도체 소자를 형성하는 것이다.

반도체 소자의 제조 공정에서는 박막의 식각에 의한 패턴을 형성하기 위하여 일반적으로 포토리소그래피(photolithography) 공정을 사용하고 있으며, 포토리소그래피 공정에서는 웨이퍼 정렬을 위해 노광시 스텝퍼(stepper) 또는 얼라인어(aligner)를 통해 마스크 키와 웨이퍼 키를 정렬한 후 노광을 진행함으로써 각 박막 패턴이 정확한 위치에 형성되도록 하고 있다. 그리고, 웨이퍼 정렬을 위하여 마스크 제작시 스크라이브 영역에 도 1과 같은 웨이퍼 정렬 패턴(1)을 형성한다. 즉, 후속 콘택 또는 비아 패턴 형성 공정에서 선행 금속 배선 패턴 형성 공정과의 웨이퍼 정렬을 위해 금속 배선 패턴 형성 공정에서 웨이퍼 상에 도 1과 같은 웨이퍼 정렬 패턴(1)을 형성하거나, 후속 금속 배선 패턴 형성 공정에서 선행 콘택 또는 비아 패턴 형성 공정과의 웨이퍼 정렬을 위해 콘택 또는 비아 패턴 형성 공정에서 웨이퍼 상에 도 1과 같은 웨이퍼 정렬 패턴(1)을 형성한다. 이때, 웨이퍼 정렬 패턴(1)의 라인 폭(11), 라인 사이의 간격(12) 및 라인 길이(13)는 스텝퍼 또는 얼라인어의 공정 한계를 벗어날 수 없다.

그리고, 반도체 소자 제조 공정 중 금속 배선 형성 공정, 콘택홀 또는 비아홀의 접촉홀 형성 등과 같은 크리티컬 레이어(critical layer)를 형성하는 공정에서는 반도체 소자의 신뢰성 있는 동작 특성을 얻기 위하여 CD 등의 공정 조건을 최적화하여야 한다. 따라서, 콘택 또는 비아 패턴 형성 공정, 금속 배선 패턴 형성 공정 등과 같은 크리티컬 레이어 형성 공정에서 CD 측정을 위하여 마스크 제작시 스크라이브 영역에 도 2와 같은 CD 측정 패턴(2, 3)이 필수적으로 형성되어진다. 이때, 도 2의 (a)는 금속 배선 패턴의 CD 측정을 위한 패턴(2)으로 웨이퍼에 금속 배선 패턴을 형성함과 동시에 CD 측정을 위한 미세 라인들로 이루어진 패턴(2)을 형성하며, 도 2의 (b)는 콘택 또는 비아 패턴의 CD 측정을 위한 패턴(3)으로 웨이퍼에 콘택홀 또는 비아홀 형성과 동시에 CD 측정을 위한 홀 패턴들로 이루어진 패턴(3)을 형성한다.

그러나, 이와 같은 웨이퍼 정렬 패턴(1)과 CD 측정 패턴(2, 3)은 마스크 제작시 스크라이브 영역의 각각 분리된 영역에 형성하고 있다. 따라서 각각 분리된 웨이퍼 정렬 패턴과 CD 측정 패턴이 마스크 상에 많은 공간을 차지하게 되어 필히 첨가되어져야 할 테스트 패턴이 제외되는 경우가 발생하게 된다.

또한, 도 1과 같은 웨이퍼 정렬 패턴을 형성하였을 경우에는 콘택 또는 비아의 텅스텐 플러그를 형성하기 위한 화학 기계적 연마 공정시 웨이퍼 내의 연마율 차이에 의해 웨이퍼 정렬 패턴의 손상이 심하게 되며, 그에 따라 정확한 웨이퍼 정렬을 하지 못하는 경우가 발생한다.

본 발명은 이와 같은 문제점을 해결하기 위한 것으로, 그 목적은 웨이퍼 정렬 패턴과 CD 측정 패턴에 따른 마스크 상의 공간을 최소화할 수 있도록 하는 반도체 소자 제조 공정을 위한 테스트 패턴을 제공하는 데 있다.

또한, 본 발명의 목적은 화학 기계적 연마에 의한 웨이퍼 정렬 패턴의 손상을 최소화할 수 있도록 하는 반도체 소자 제조 공정을 위한 테스트 패턴을 제공하는 데 있다.

도 1은 종래 반도체 소자 제조 공정에서 웨이퍼 정렬을 위한 테스트 패턴을 개략적으로 도시한 것이고,

도 2는 종래 반도체 소자 제조 공정에서 CD를 측정하기 위한 테스트 패턴을 개략적으로 도시한 것으로, (a)는 금속 배선의 CD, (b)는 콘택홀 또는 비아홀의 CD를 측정하기 위한 테스트 패턴이고,

도 3a는 본 발명의 일 실시예에 따라 웨이퍼 정렬 확인과 금속 배선의 CD 측정을 동시에 할 수 있도록 형성한 테스트 패턴을 개략적으로 도시한 것이고,

도 3b는 본 발명의 다른 실시예에 따라 웨이퍼 정렬 확인과 콘택홀 또는 비아홀의 CD 측정을 동시에 할 수 있도록 형성한 테스트 패턴을 개략적으로 도시한 것이다.

상기와 같은 목적을 달성하기 위하여, 본 발명은 마스크 상에 일정 조건의 라인 폭, 라인 사이 간격 및 라인 길이를 가지는 다수의 라인 패턴으로 이루어지는 웨이퍼 정렬 패턴을 형성하되, 웨이퍼 정렬 패턴의 각 라인 패턴을 크리티컬 레이어의 CD 측정을 위한 다수의 미세 패턴으로 형성하여 마스크의 일정 영역에 웨이퍼 정렬 패턴과 CD 측정 패턴을 동시에 형성하는 것을 특징으로 한다.

상기에서 크리티컬 레이어가 금속 배선층일 경우 CD 측정을 위한 다수의 미세 패턴을 다수의 미세 라인 패턴으로 형성하며, 크리티컬 레이어가 콘택 또는 비아일 경우 CD 측정을 위한 다수의 미세 패턴을 다수의 미세 홀 패턴으로 형성하는 것이 바람직하다.

이하, 첨부된 도면을 참조하여 본 발명에 따른 바람직한 실시예를 설명한다.

도 3a는 본 발명의 일 실시예에 따라 웨이퍼 정렬 확인과 금속 배선의 CD 측정을 동시에 할 수 있도록 형성한 테스트 패턴을 개략적으로 도시한 것이다.

후속 비아 패턴 형성 공정에서 선행 금속 배선 패턴 형성 공정과의 웨이퍼 정렬을 위하여 금속 배선 패턴 형성 공정에서 사용되는 마스크 상의 스크라이브 영역에 스텝퍼 또는 얼라인어의 공정 한계 내에서 라인 폭(11), 라인 사이의 간격(12) 및 라인 길이(13)를 가지도록 웨이퍼 정렬 패턴(1)을 형성하되, 웨이퍼 정렬 패턴(1)의 각 라인 패턴을 금속 배선 패턴의 CD 측정을 위한 다수의 미세 라인 패턴(2)으로 형성한다. 따라서, 마스크 스크라이브 영역의 일정 부분에 금속 배선 패턴의 CD 측정을 위한 다수의 미세 라인 패턴(2)과 웨이퍼 정렬 패턴(1)을 동시에 형성함으로써 마스크의 여분 공간에 필요한 테스트 패턴을 더할 수 있어 마스크의 공간 활용을 최대화할 수 있으며, 웨이퍼 정렬 패턴(1)의 각 라인 패턴이 다수의 미세 라인 패턴(2)으로 형성됨으로써 텅스텐 플러그 형성 등을 위한 화학 기계적 연마 공정에서 웨이퍼 내의 연마율 차이를 최소활할 수 있어 화학 기계적 연마 공정에 의한 웨이퍼 정렬 패턴(1) 손상을 완충할 수 있다.

그리고, 이러한 패턴 형상이 형성된 마스크를 통해 금속 배선 패턴을 형성함으로써 반도체 소자를 형성하고자 하는 웨이퍼에 금속 배선 패턴의 CD 측정을 위한 다수의 미세 라인 패턴(2)이 각 라인 패턴을 형성하는 웨이퍼 정렬 패턴(1)이 형성된다. 따라서, 미세 라인 패턴(2)의 CD를 측정하여 금속 배선 패턴 형성 공정에 의해 형성되는 금속 배선의 CD가 공정 조건을 만족하는 지를 판단할 수 있으며, 후속 비아 형성 공정에서 다수의 미세 라인 패턴(2)이 각 라인 패턴을 형성하는 웨이퍼 정렬 패턴(1)을 통해 웨이퍼를 정렬한 후 비아홀 형성을 위한 포토리소그래피 공정을 수행할 수 있게 된다.

후속 금속 배선 패턴 형성 공정에서 선행 콘택 또는 비아 형성 공정과의 웨이퍼 정렬을 위하여 콘택 또는 비아 형성 공정에서 마스크 상의 스크라이브 영역에 스텝퍼 또는 얼라인어의 공정 한계 내에서 라인 폭(11), 라인 사이의 간격(12) 및 라인 길이(13)를 가지도록 웨이퍼 정렬 패턴(1)을 형성하되, 웨이퍼 정렬 패턴(1)의 각 라인 패턴을 콘택 또는 비아의 CD 측정을 위한 다수의 미세 홀 패턴(3)으로 형성한다. 따라서, 마스크 스크라이브 영역의 일정 영역에 콘택 또는 비아의 CD 측정을 위한 다수의 미세 홀 패턴(3)과 웨이퍼 정렬 패턴(1)을 동시에 형성함으로써 마스크의 여분 공간에 필요한 테스트 패턴을 더할 수 있어 마스크의 공간 활용을 최대화할 수 있으며, 웨이퍼 정렬 패턴(1)의 각 라인 패턴이 다수의 미세 홀 패턴(3)으로 형성됨으로써 텅스텐 플러그 형성 등을 위한 화학 기계적 연마 공정에서 웨이퍼 내의 연마율 차이를 최소화할 수 있어 화학 기계적 연마 공정에 의한 웨이퍼 정렬 패턴(1)의 손상을 완충할 수 있다.

그리고, 이러한 패턴 형상이 형성된 마스크를 통해 콘택 또는 비아를 형성함으로써 반도체 소자를 형성하고자 하는 웨이퍼에 콘택홀 또는 비아홀의 CD 측정을 위한 다수의 미세 홀 패턴(3)이 각 라인 패턴을 형성하는 웨이퍼 정렬 패턴(1)이 형성된다. 따라서 다수의 미세 홀 패턴(3)의 CD를 측정하여 콘택 또는 비아 형성 공정에 의해 형성되는 콘택홀 또는 비아홀의 CD가 공정 조건을 만족하는 지를 판단할 수 있으며, 후속 금속 배선 패턴 형성 공정에서 다수의 미세 홀 패턴(3)이 각 라인 패턴을 형성하는 웨이퍼 정렬 패턴(1)을 통해 웨이퍼를 정렬한 후 금속 배선 패턴 형성을 위한 포토리소그래피 공정을 수행할 수 있게 된다.

이와 같이 본 발명은 웨이퍼 정렬 패턴과 크리티컬 레이어의 CD 측정 패턴을 동시에 형성함으로써 마스크의 여분 공간에 필요한 테스트 패턴을 더할 수 있어 마스크의 공간 활용을 최대화할 수 있으며, 웨이퍼 정렬 패턴의 각 패턴을 CD 측정을 위한 미세 패턴으로 형성함으로써 텅스텐 플러그 형성을 위한 화학 기계적 연마 공정에서의 웨이퍼 정렬 패턴 손상을 완충할 수 있어 반도체 소자 제조 공정의 수율을 향상시킬 수 있다.

Claims

마스크 상에 일정 조건의 라인 폭, 라인 사이 간격 및 라인 길이를 가지는 다수의 라인 패턴으로 이루어지는 웨이퍼 정렬 패턴을 형성하되,

상기 웨이퍼 정렬 패턴의 각 라인 패턴을 크리티컬 레이어의 CD 측정을 위한 다수의 미세 패턴으로 형성한 것을 특징으로 하는 반도체 소자 제조 공정을 위한 테스트 패턴.
제 1 항에 있어서, 상기 크리티컬 레이어가 금속 배선층일 경우 상기 CD 측정을 위한 다수의 미세 패턴을 다수의 미세 라인 패턴으로 형성한 것을 특징으로 하는 반도체 소자 제조 공정을 위한 테스트 패턴.
제 1 항에 있어서, 상기 크리티컬 레이어가 콘택 또는 비아일 경우 상기 CD 측정을 위한 다수의 미세 패턴을 다수의 미세 홀 패턴으로 형성한 것을 특징으로 하는 반도체 소자 제조 공정을 위한 테스트 패턴.