KR20070066050A - 반도체 소자의 오버레이 버니어 - Google Patents

Abstract

본 발명은 반도체 소자의 오버레이 버니어에 관한 것으로, 서로 다른 폭을 갖는 다수개의 모 버니어들을 구성하고 이 모 버니어들 중 오버리딩 오류 유발 가능성이 낮은 모 버니어를 이용하여 오버레이 정도를 측정하여 오버레이 리딩 오류를 줄이고 개발 TAT(Turn Around Time)을 단축시키기 위한 기술이다.

오버레이 버니어, 오버레이 리딩 오류

Description

반도체 소자의 오버레이 버니어{Overlay vernier of semiconductor device}

도 1은 일반적인 오버레이 버니어의 평면도

도 2는 개량된 종래 기술에 따른 오버레이 버니어의 평면도

도 3은 도 1을 A-A선에 따라 절단한 단면도

도 4는 본 발명의 일실시예에 따른 오버레이 버니어의 평면도

도 5는 본 발명의 다른 실시예에 따른 오버레이 버니어의 평면도

도 6은 본 발명의 또 다른 실시예에 따른 오버레이 버니어의 평면도

<도면의 주요 부분에 대한 부호의 설명>

100 : 자 버니어 200 : 모 버니어들

300 : 더미 버니어

본 발명은 반도체 소자의 오버레이 버니어(overlay vernier)에 관한 것으로, 특히 오버레이 리딩(overlay reading) 오류를 줄이기 위한 반도체 소자의 오버레이 에 관한 것이다.

주지된 바와 같이, 적층 구조의 반도체 소자를 제조함에 있어서 전(前) 공정에서 형성된 레이어(layer)와 현(現) 공정을 통해 형성하는 레이어간의 정렬이 매우 중요하다.

이에 따라, 통상의 반도체 제조 공정에서는 각 레이어에 상, 하부 레이어들간의 정렬 상태를 파악 및 보정하기 위하여 다이(Die)와 다이 사이를 분할하는 스크라이브 라인(scribe line)내에 오버레이 버니어(overlay vernier)를 형성하고 있다.

도 1은 일반적인 오버레이 버니어의 평면도로, 현 공정에서 형성하는 자 버니어(10)와, 이전(前) 공정에서 형성되는 모 버니어(20)로 구성된다. 통상적으로, 상기 모 버니어(20)는 하부층 패턴으로 이루어지고, 자 버니어(10)는 하부층 패턴을 패터닝하기 위하여 사용되는 마스크 예컨대, 감광막 패턴으로 이루어진다.

도 2는 개량된 종래 기술에 따른 오버레이 버니어의 평면도로, 메인 칩 영역과 오버레이 버니어가 형성되는 영역간의 패턴 밀도 차이로 인하여 CMP(Chemical Mechanical Polishing) 공정시 모 버니어(20)가 어택(attack)되는 현상을 방지하기 위하여 모 버니어(20) 외부에 더미 버니어(30)를 추가로 구성하였다.

도 3은 도 1을 A-A선에 따라 절단한 단면도로, 모 버니어(20)는 소정의 구조물이 형성된 하부층(21)과, 상기 하부층(21) 위에 형성되며 모 버니어 패턴을 갖는 제 1 절연막(22)과, 상기 모 버니어 패턴 내부 표면상에 형성되는 텅스텐막(23)과, 상기 텅스텐막(23)을 포함한 제 1 절연막(22)상에 형성되는 제 2 절연막(24)으로 구성되며, 상기 텅스텐막(23)이 형성된 모 버니어(20)에 의한 오버레이 신호를 이용하여 오버레이를 측정하고 있다.

이와 같은 모 버니어(20)는 메인 칩 영역에 콘택홀을 형성하면서 제 1 절연막(22)에 모 버니어 패턴을 형성하고, 메인 칩 영역의 콘택홀이 완전히 매립되도록 전면에 텅스텐막(23)을 증착한 다음, 메인 칩 영역의 콘택홀 외부의 텅스텐막(23)을 제거하기 위한 CMP(Chemical Mechanical Polishing) 공정시 모 버니어 패턴 외부의 텅스텐막(23)도 같이 제거하여 형성한다.

그런데, 상기 모 버니어 패턴이 상기 메인 칩 영역의 콘택홀에 비하여 넓은 폭을 갖는 경우 메인 칩 영역의 콘택홀은 텅스텐막(23)에 의해 완전히 매립되지만 메인 칩 영역의 콘택홀을 매립하기 위한 텅스텐막 두께로 폭이 넓은 모 버니어 패턴을 매립시킬 수 없어 모 버니어 패턴의 내부 표면을 따라서 텅스텐막(23)이 형성되게 된다.

따라서, 하부층(21)이 단차를 갖는 경우 상기 텅스텐막(23)에도 단차가 발생되게 된다.

이러한 텅스텐막의 단차는 이후에 형성되는 상부층에 단차를 유발시키며, 이러한 비이상적인 단차는 오버레이 신호를 변형시켜 오버레이 리딩(overlay reading) 오류를 유발시키어 레이어간 정렬 상태를 불량하게 만들고, 소자의 수율(yield)을 저하시킨다.

이러한 문제점을 해결하기 위해서 모 버니어의 사이즈를 변경하거나, 모 버니어를 스프릿(split)하여 문제점이 유발되지 않는 사이즈를 찾는 방법을 사용하고 있으나, 해당 사이즈를 찾기 위해서는 많은 시행착오가 불가피하여 개발 TAT(Turn Around Time)가 늦어지게 된다.

본 발명은 전술한 종래 기술의 문제점을 해결하기 위하여 안출한 것으로써, 오버레이 리딩 오류를 줄일 수 있는 반도체 소자의 오버레이 버니어를 제공하는데 그 목적이 있다.

본 발명의 다른 목적은 개발 TAT를 단축시킬 수 있도록 하는데 있다.

본 발명에 따른 반도체 소자의 오버레이 버니어는 이전(前) 공정에서 형성된 레이어에 형성되며 서로 상이한 폭을 갖는 적어도 2개 이상의 모 버니어들과, 현(現) 공정에서 형성하는 자 버니어를 포함하여 구성된다.

이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 설명하기로 한다. 그러나, 본 발명은 이하에서 개시되는 실시예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있으며, 본 발명의 범위가 다음에 상술하는 실시예에 한정되는 것은 아니다. 단지 본 실시예는 본 발명의 개시가 완전하도록 하며 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명의 범위는 본원의 특허청구범위에 의해서 이해되어야 한다.

도 4는 본 발명의 일실시예에 따른 오버레이 버니어의 평면도이고, 도 5는 본 발명의 다른 실시예에 따른 오버레이 버니어의 평면도이다.

도 4 및 도 5를 참조하면, 본 발명에 따른 오버레이 버니어는 현 레이어에서 형성되는 자 버니어(100)와, 이전 레이어에서 형성되며 서로 다른 폭을 갖는 적어도 2개 이상의 모 버니어들(200)과, CMP(Chemical Mechanical Polishing) 공정시 모 버니어들(200)이 어택(attack)되는 현상을 방지하기 위하여 상기 모 버니어들(200)과 동일 레이어상에 형성되는 더미 버니어(300)를 포함한다.

상기 모 버니어들(200)은 도 4에 도시한 바와 같이 바(bar) 타입 형태 혹은 도 5에 도시한 바와 같이 박스(box) 타입(도 5) 형태로 구성한다.

도 6은 본 발명의 또 다른 실시예에 따른 오버레이 버니어의 평면도로, x축 방향으로 얼라인되는 모 버니어들(200a)과 y축 방향으로 얼라인되는 모버니어들(200a)을 서로 다른 레이어상에 구성하여 현 레이어와 2층의 이전 레이어들간 정렬을 한꺼번에 파악할 수 있도록 구성하였다.

전술한 실시예들에서는 모 버니어들(200)의 개수가 2개인 경우에 대해서만 나타내었으나, 모 버니어들(200)을 3개 이상으로 구성하여도 무방하다.

이와 같이 서로 다른 폭을 갖는 다수개의 모 버니어들(200)을 포함시켜 오버레이 버니어를 구성하면, 모 버니어들(200) 중 오버레이 리딩 오류를 발생시키지 않거나 오버레이 리딩 오류 발생 가능성이 낮은 해당 모 버니어가 존재하게 된다.

예를 들어, 상기 모 버니어들(200) 중 메인 셀 영역에 형성되는 콘택홀과 유사한 수준의 폭을 갖는 모 버니어는 텅스텐막에 의해 완전히 매립된 구조를 갖게 되어 하부이 단차를 갖더라도 오버레이 버니어 상부층에 단차를 유발시키지 않으므 로 정렬도 측정시 오버레이 리딩 오류가 발생되지 않게 된다.

상기 해당 모 버니어는 정렬도 측정에 사용되는 광학 마이크로스코프(optical microscope)를 이용한 모 버니어들(200)의 단면을 관측하여 찾아 낼 수 있다.

따라서, 소자 개발시 오버레이 리딩 오류를 발생시키지 않는 버니어 사이즈를 찾기 위한 시행착오 과정을 수행하지 않아도 되므로 개발 TAT가 단축되게 된다.

상술한 바와 같이, 본 발명은 다음과 같은 효과가 있다.

첫째, 서로 다른 폭을 갖는 다수개의 모 버니어들을 구성하고, 이들 중 상태가 양호한 모 버니어를 이용하여 정렬도를 측정할 수 있으므로 오버리딩 오류를 줄일 수 있다.

둘째, 문제점이 유발되지 않는 모 버니어 사이즈를 찾기 위한 시행착오를 수행하지 않아도 되므로 개발 TAT를 단축시킬 수 있다.

Claims (4)

1. 이전(前) 공정에서 형성된 레이어에 형성되며 서로 상이한 폭을 갖는 적어도 2개 이상의 모 버니어들; 및

   현(現) 공정에서 형성하는 자 버니어를 포함하여 구성되는 반도체 소자의 오버레이 버니어.
2. 제 1항에 있어서,

   상기 모 버니어들은 박스 타입(box type) 혹은 바 타입(bar type)으로 구성되는 것을 특징으로 하는 반도체 소자의 오버레이 버니어.
3. 제 1항에 있어서,

   상기 모 버니어들과 동일 레이어상에 형성되며 CMP 공정시 상기 모 버니어들의 손상을 방지하기 위한 더미 버니어를 더 포함하는 반도체 소자의 오버레이 버니어.
4. 제 1항에 있어서,

   상기 모 버니어들 중 오버리딩 오류 유발 가능성이 가장 낮은 해당 모 버니어를 정렬도 측정에 이용하는 것을 특징으로 하는 반도체 소자의 오버레이 버니어.

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