KR20100134417A - 반도체 소자의 오버레이 버니어 형성 방법 - Google Patents

반도체 소자의 오버레이 버니어 형성 방법 Download PDF

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Abstract

본 발명은 반도체 소자의 오버레이 버니어 형성 방법을 개시한다.
본 발명은 이중 패터닝 기술(Double Patterning Technology)을 이용하여 이중 스택 스토리지노드(Double Stack Storage Node)를 형성시, 하부 구조물을 형성시 사용했던 2개의 마스크를 상부 구조물을 형성시 다시 사용하고 오버레이 측정 방법을 개선함으로써 적층된 구조물의 오버레이와 이중 패터닝된 패턴의 얼라인을 모두 측정할 수 있도록 해준다.

Description

반도체 소자의 오버레이 버니어 형성 방법{Manufacturing method of overlay vernier}
본 발명은 오버레이 버니어에 관한 것으로서, 보다 상세하게는 이중 패터닝 기술(Double Patterning Technology)을 이용하여 이중 스택 스토리지노드(Double Stack Storage Node)를 형성시 오버레이 버니어를 이용하여 적층된 구조물의 오버레이와 이중 패터닝된 패턴의 얼라인을 모두 측정할 수 있는 오버레이 버니어 형성 방법에 관한 것이다.
최근의 반도체 소자는 고속으로 동작하고 대용량의 저장 능력을 갖도록 요구되기 때문에 대용량의 데이터를 빠르게 처리할 수 있는 전기적 특성을 향상시키기 위한 개발이 이루어지고 있다.
특히 반도체 소자의 집적도가 커짐에 따라 디자인 룰(Design Rule)이 감소되어 패턴을 구현하기 위한 기술이 다양하게 발전하고 있으며 패턴을 구현하기 위한 노광원의 파장도 점차 짧아지고 있다.
그러나 현재 개발중인 패턴의 임계치수는 40nm 이하가 요구되고 있으나 노광 장비는 그 해상력의 한계로 인해 이를 지원하지 못하고 있는 실정이다. 따라서 이 러한 노광 장비의 해상력 한계를 극복하기 위한 한 방법으로서, 종래에는 1개의 노광마스크를 이용하여 패터닝 하던 것을 현재는 2장 또는 3장의 노광마스크을 사용하여 원하는 패턴을 구현하는 이중 패터닝 기술이 사용되고 있다.
이처럼, 여러장의 노광마스크을 사용하는 경우 이전 공정에 의해 형성된 패턴과 후속 공정에서 형성된 패턴들간의 얼라인 정도가 매우 중요하다.
더욱이, 디자인 룰의 감소에 따라 셀 캐패시터의 면적도 감소하고 있어 셀 캐패시터의 캐패시턴스를 확보하기 위한 방법으로 스토리지노드를 이중 구조로 형성하는 이중 스택 스토리지노드 구조가 개발되고 있는데, 이러한 스택 구조에서는 적층되는 구조물의 오버레이(overlay)를 정확하게 측정해야 한다.
따라서, 이중 패터닝 기술을 이용하여 스택 구조를 형성하는 경우에는, 스크라이브 레인(scribe lane) 영역에 형성되는 얼라인 마크 및 오버레이 버니어(overlay vernier)를 정확하게 형성하는 것이 매우 중요하다.
그런데 종래에는 이중 패터닝 기술을 적용시 얼라인 정렬을 위한 얼라인 마크와 이중 스택 구조를 위한 오버레이 버니어를 스크라이브 레인 영역에 각각 별도로 형성하여 이들을 각각 별도로 측정하는 방법을 사용하고 있다.
본 발명은 오버레이 버니어의 형성 방법을 개선하여 오버레이 버니어를 이용하여 적층 구조물의 오버레이 뿐만 아니라 이중 패터닝된 패턴들의 얼라인도 모두 측정할 수 있도록 하고자 한다.
이중 패터닝 기술(DPT)을 이용하여 이중 스택 구조물을 형성시에 있어서의 본 발명의 오버레이 버니어 형성 방법은 상기 하부 구조물 형성 이전에 제 1 버니어를 형성하는 제 1 단계, 상기 하부 구조물에 대한 제 1 패터닝시, 제 1 마스크를 이용하여 상기 제 1 버니어를 모 버니어로 하는 제 2 버니어를 형성하는 제 2 단계, 상기 하부 구조물에 대한 제 2 패터닝시, 제 2 마스크를 이용하여 상기 제 1 버니어를 모 버니어로 하는 제 3 버니어를 형성하되, 상기 제 3 버니어와 상기 제 4 버니어는 상기 제 1 버니어와 상기 제 2 버니어 사이에 위치하는 제 3 단계, 상기 상부 구조물에 대한 제 1 패터닝시, 상기 제 1 마스크를 이용하여 상기 제 4 버니어를 자 버니어로 하는 제 5 버니어를 형성하는 제 4 단계 및 상기 상부 구조물에 대한 제 2 패터닝시, 상기 제 2 마스크를 이용하여 상기 제 5 버니어를 자 버니어로 하는 제 6 버니어를 형성하는 제 5 단계를 포함한다.
이러한 오버레이 형성 방법을 통해 본 발명의 오버레이 버니어는 층간 구조물에 대한 오버레이 뿐만 아니라 이중 패터닝에 의해 동일 레이어에 형성되는 구조물 간의 얼라인을 모두 측정할 수 있도록 해준다.
본 발명의 일 실시예로 이중 스택 스토리지노드를 이중 패터닝 기술을 이용하여 형성하는 경우에 있어서, 본 발명에 따른 오버레이 버니어 형성 방법은 하부 구조를 갖는 반도체 기판 상부에 스토리지노드 콘택(SNC) 버니어를 형성하는 제 1 단계, 제 1 마스크를 이용하여 제 1 하부 스토리지노드를 형성시, 상기 스토리지노드 콘택 버니어를 모 버니어로 하는 제 1 스토리지노드 버니어를 형성하는 제 2 단계, 상기 제 1 마스크와의 이중 패터닝을 위한 제 2 마스크를 이용하여 제 2 하부 스토리지노드를 형성시, 상기 스토리지노드 콘택 버니어와 상기 제 1 스토리지노드 버니어 사이에 상기 스토리지노드 콘택 버니어를 모 버니어로 하는 제 2 스토리지노드 버니어를 형성하고 동시에 상기 제 1 스토리지노드 버니어 내에 제 3 스토리지노드 버니어를 형성하는 제 3 단계, 상기 제 1 마스크를 이용하여 제 1 상부 스토리지노드를 형성시, 상기 제 3 스토리지노드 버니어를 자 버니어로 하는 제 4 스토리지노드 버니어를 형성하는 제 4 단계 및 상기 제 2 마스크를 이용하여 제 2 상부 스토리지노드를 형성시, 상기 제 4 스토리지노드 버니어를 자 버니어로 하는 제 5 스토리지노드 버니어를 형성하는 제 5 단계를 포함한다.
본 발명은 오버레이 버니어만을 이용하여 오버레이 및 이중 패터닝을 위한 얼라인까지 모두 정확하게 측정할 수 있도록 해줌으로써 반도체 소자의 제조 공정을 단순화시켜줄 수 있다.
이하, 첨부된 도면들을 참조하여 본 발명의 바람직한 실시예를 보다 상세하 게 설명한다.
도 1 내지 도 6은 이중 패터닝 기술이 적용된 이중 스택 스토리지노드를 형성시 본 발명에 따른 오버레이 버니어의 형성 방법 및 이를 이용한 오버레이/얼라인 측정 방법을 설명하기 위한 도면들이다.
본 실시예에서는 셀 캐패시터의 스토리지노드를 이중 스택 구조로 형성시 그 하부 구조 및 상부 구조를 각각 이중 패터닝 기술을 적용하는 형성하는 경우에 대해 설명한다. 그리고, 본 발명은 오버레이 버니어의 구조에 관한 것이므로, 도면에는 스크라이브 레인 영역에 형성되는 오버레이들만 도시하고 이를 중심으로 설명한다.
도 1을 참조하면, 셀 트랜지스터 및 비트라인 등의 하부 구조가 형성된 반도체 기판 상부에 절연막을 형성한 후 그 절연막을 선택 식각하여 스토리지노드 콘택(SNC)을 형성시 스크라이브 레인 영역에 SNC 버니어(10)를 형성한다.
SNC 버니어(10)는 예컨대 도 1에서와 같이 4개의 바 패턴이 동일한 중심점으로부터 4방향으로 동일한 거리만큼 이격되도록 형성된다.
도 2를 참조하면, 스토리지노드 콘택 상부에 이중 스택 스토리지노드의 하부 구조물(이하, '하부 스토리지노드'라 함)을 형성하기 위한 패터닝을 수행할 때, 먼저 이중 패터닝을 위한 제 1 마스크를 이용하여 셀 영역에는 제 1 하부 스토리지노드를 패터닝하고 스크라이브 레인 영역에는 SNC 버니어(10)의 내측에 박스(box) 타입의 제 1 스토리지노드 버니어(20)을 형성한다. 즉, 바 인 박스(bar in box) 형태로 SNC 버니어(10)와 제 1 스토리지노드 버니어(20)가 형성된다.
이러한 경우, SNC 버니어(10)를 모 버니어로하고 제 1 스토리지노드 버니어(20)를 자 버니어로 하여 SNC 버니어(10)와 제 1 스토리지노드 버니어(20) 사이의 거리를 측정함으로써 스토리지노드 콘택과 제 1 하부 스토리지 노드의 중첩도(overlay)를 측정한다.
도 3을 참조하면, 하부 스토리지노드를 이중 패터닝하기 위한 제 2 마스크를 이용하여 셀 영역에 제 2 하부 스토리지노드를 패터닝할 때, 스크라이브 레인 영역에는 SNC 버니어(10)와 제 1 스토리지노드 버니어(20) 사이 및 제 1 스토리지노드 버니어(20) 내에 제 2 스토리지노드 버니어(32) 및 제 3 스토리지노드 버니어(34)를 형성한다.
예컨대, 도 3에서와 같이 SNC 버니어(10)와 제 1 스토리지노드 버니어(20) 사이의 영역에는 제 1 스토리지노드 버니어(20)를 둘러싸는 사각띠 형태로 식각된 제 2 스토리지노드 버니어(32)를 형성하고, 제 1 스토리지노드 버니어(20) 내에는 홀 형태로 식각된 제 3 스토리지노드 버니어(34)를 형성한다. 이때, 제 3 스토리지노드 버니어(34)는 셀 패턴에 비해 피치(pitch)가 큰 패턴으로 형성된다.
이러한 경우, SNC 버니어(10)를 모 버니어로하고 제 2 스토리지노드 버니어(32)를 자 버니어로 하여 SNC 버니어(10)와 제 2 스토리지노드 버니어(32) 사이의 거리를 측정함으로써, 같은 레이어 상에 이중 패터닝으로 형성되는 제 1 하부 스토리지노드와 제 2 하부 스토리지노드 사이의 얼라인을 측정한다.
도 4를 참조하면, 셀 영역에 패터닝된 제 1 하부 스토리지노드 영역과 제 2 하부 스토리지노드 영역에 전극물질을 매립하여 하부 스토리지노드를 형성할 때, 홀 형태로 식각된 제 3 스토리지노드 버니어(34)도 같은 전극물질로 매립된다. 참조번호 36은 전극물질이 매립된 제 3 스토리지노드 버니어를 나타낸다.
도 5를 참조하면, 하부 스토리지노드 상부에 이중 스택 스토리지노드의 상부 구조물(이하, '상부 스토리지노드'라 함)을 형성하기 위한 패터닝을 수행할 때, 제 1 하부 스토리지노드를 패터닝할 때 사용되었던 제 1 마스크를 다시 이용하여 셀 영역에는 제 1 상부 스토리지노드를 패터닝하고 스크라이브 레인 영역에는 제 1 스토리지노드 버니어(20)와 같은 위치(평면상의 위치를 말함)에 같은 형태의 제 4 스토리지노드 버니어(40)를 형성한다.
이때, 같은 위치에 중첩되어야 하는 제 1 하부 스토리지노드와 제 1 상부 스토리지노드 사이의 중첩도 측정은 제 4 스토리지노드 버니어(40)를 모 버니어로 하고 제 3 스토리지노드 버니어(36)를 자 버니어로 하여 제 4 스토리지노드 버니어(40)와 제 3 스토리지노드 버니어(36) 사이의 거리를 측정함으로써 이루어진다.
도 6을 참조하면, 제 2 하부 스토리지노드를 패터닝할 때 사용되었던 제 2 마스크를 다시 이용하여 셀 영역에는 제 2 상부 스토리지노드를 패터닝하고 스크라이브 레인 영역에는 제 2 스토리지노드 버니어(32) 및 제 3 스토리지노드 버니어(34)와 같은 위치(평면상의 위치를 말함)에 같은 형태의 제 5 스토리지노드 버니어(52) 및 제 6 스토리지노드 버니어(54)를 형성한다.
이때, 같은 레이어 상에 이중 패터닝으로 형성되는 제 1 상부 스토리지노드와 제 2 상부 스토리지노드 사이의 얼라인 측정은 제 5 스토리지노드 버니어(52)를 모 버니어로하고 제 4 스토리지노드 버니어(40)를 자 버니어로 하여 제 5 스토리지 노드 버니어(52)와 제 4 스토리지노드 버니어(40) 사이의 거리를 측정함으로써 이루어진다.
상술한 바와 같이, 본 발명은 스택 구조의 구조물(본 실시예에서는 스토리지노드)을 이중 패터닝을 이용하여 형성하는 경우, 이중 패터닝을 위한 2개의 마스크를 통해 형성되는 오버레이 버니어만을 이용하여 이중 패터닝을 위한 얼라인 및 적층 구조를 위한 오버레이를 모두 측정할 수 있다.
상술한 실시예에서 도시된 버니어들의 형태는 본 발명의 일 실시예로 도시된 것으로서 다양한 형태로 변형될 수 있다.
예컨대, SNC 버니어(10)와 제 2 스토리지노드 버니어(32)의 형태를 서로 바꾸어 SNC 버니어(10)를 사각띠 형상으로 형성하고 제 2 스토리지노드 버니어(32)를 4개의 바 패턴으로 형성할 수 있다. 그리고, 제 3 스토리지노드 버니어(34)를 원형이 아닌 바(bar) 형태 또는 박스(box) 형태로 형성할 수 있다.
상술한 본 발명의 바람직한 실시예들은 예시의 목적을 위한 것으로, 당업자라면 첨부된 특허청구범위의 기술적 사상과 범위를 통해 다양한 수정, 변경, 대체 및 부가가 가능할 것이며, 이러한 수정 변경 등은 이하의 특허청구범위에 속하는 것으로 보아야 할 것이다.
도 1 내지 도 6은 이중 패터닝 기술이 적용된 이중 스택 스토리지노드를 형성시 본 발명에 따른 오버레이 버니어의 형성 방법 및 이를 이용한 오버레이/얼라인 측정 방법을 설명하기 위한 도면들.

Claims (13)

  1. 이중 패터닝 기술(DPT)을 이용하여 하부 및 상부 구조물로 이루어진 이중 스택 구조물을 형성할 때, 오버레이 버니어(overlay vernier)를 형성하는 방법에 있어서,
    상기 하부 구조물 형성 이전에 제 1 버니어를 형성하는 제 1 단계;
    상기 하부 구조물에 대한 제 1 패터닝시, 제 1 마스크를 이용하여 상기 제 1 버니어를 모 버니어로 하는 제 2 버니어를 형성하는 제 2 단계;
    상기 하부 구조물에 대한 제 2 패터닝시, 제 2 마스크를 이용하여 상기 제 1 버니어를 모 버니어로 하는 제 3 버니어를 형성하되, 상기 제 3 버니어와 상기 제 4 버니어는 상기 제 1 버니어와 상기 제 2 버니어 사이에 위치하는 제 3 단계;
    상기 상부 구조물에 대한 제 1 패터닝시, 상기 제 1 마스크를 이용하여 상기 제 4 버니어를 자 버니어로 하는 제 5 버니어를 형성하는 제 4 단계; 및
    상기 상부 구조물에 대한 제 2 패터닝시, 상기 제 2 마스크를 이용하여 상기 제 5 버니어를 자 버니어로 하는 제 6 버니어를 형성하는 제 5 단계를 포함하는 반도체 소자의 오버레이 버니어 형성 방법.
  2. 제 1항에 있어서, 상기 제 2 단계는
    상기 제 1 버니어와 상기 제 2 버니어를 바 인 박스(bar in box) 형태로 형성하는 것을 특징으로 하는 반도체 소자의 오버레이 버니어 형성 방법.
  3. 제 1항에 있어서, 상기 제 3 단계는
    상기 제 3 버니어를 상기 제 2 버니어를 둘러싸는 사각띠 형태로 형성하는 것을 특징으로 하는 반도체 소자의 오버레이 버니어 형성 방법.
  4. 제 1항 또는 제 3항에 있어서, 상기 상기 제 3 단계는
    상기 제 4 버니어를 홀 형태, 바 형태, 박스 형태 중 어느 한 형태로 형성하는 것을 특징으로 하는 반도체 소자의 오버레이 버니어 형성 방법.
  5. 제 4항에 있어서, 상기 제 4 버니어는
    상기 제 2 버니어가 홀 형태, 바 형태, 박스 형태 중 어느 한 형태로 식각되어 형성된 것을 특징으로 하는 반도체 소자의 오버레이 버니어 형성 방법.
  6. 제 5항에 있어서,
    상기 제 4 단계 이전에 상기 제 4 버니어를 금속물질로 매립하는 단계를 더 포함하는 것을 특징으로 하는 반도체 소자의 오버레이 버니어 형성 방법.
  7. 하부 구조를 갖는 반도체 기판 상부에 스토리지노드 콘택(SNC) 버니어를 형성하는 제 1 단계;
    이중 패터닝을 위한 제 1 마스크를 이용하여 제 1 하부 스토리지노드를 형성 시, 상기 스토리지노드 콘택 버니어를 모 버니어로 하는 제 1 스토리지노드 버니어를 형성하는 제 2 단계;
    이중 패터닝을 위한 제 2 마스크를 이용하여 제 2 하부 스토리지노드를 형성시, 상기 스토리지노드 콘택 버니어와 상기 제 1 스토리지노드 버니어 사이에 상기 스토리지노드 콘택 버니어를 모 버니어로 하는 제 2 스토리지노드 버니어를 형성하고 동시에 상기 제 1 스토리지노드 버니어 내에 제 3 스토리지노드 버니어를 형성하는 제 3 단계;
    상기 제 1 마스크를 이용하여 제 1 상부 스토리지노드를 형성시, 상기 제 3 스토리지노드 버니어를 자 버니어로 하는 제 4 스토리지노드 버니어를 형성하는 제 4 단계; 및
    상기 제 2 마스크를 이용하여 제 2 상부 스토리지노드를 형성시, 상기 제 4 스토리지노드 버니어를 자 버니어로 하는 제 5 스토리지노드 버니어를 형성하는 제 5 단계를 포함하는 반도체 소자의 오버레이 버니어 형성 방법.
  8. 제 7항에 있어서, 상기 제 2 단계는
    상기 스토리지노드 콘택 버니어와 상기 제 1 스토리지노드 버니어를 바 인 박스(bar in box) 형태로 형성하는 것을 특징으로 하는 반도체 소자의 오버레이 버니어 형성 방법.
  9. 제 7항에 있어서, 상기 제 3 단계는
    상기 제 2 스토리지노드 버니어를 상기 제 1 스토리지노드 버니어를 둘러싸는 사각띠 형태로 형성하는 것을 특징으로 하는 반도체 소자의 오버레이 버니어 형성 방법.
  10. 제 7항 또는 제 9항에 있어서, 상기 상기 제 3 단계는
    상기 제 3 스토리지노드 버니어를 홀 형태, 바 형태, 박스 형태 중 어느 한 형태로 형성하는 것을 특징으로 하는 반도체 소자의 오버레이 버니어 형성 방법.
  11. 제 10항에 있어서, 상기 제 3 스토리지노드 버니어는
    상기 제 2 스토리지노드 버니어가 홀 형태, 바 형태, 박스 형태 중 어느 한 형태로 식각되어 형성된 것을 특징으로 하는 반도체 소자의 오버레이 버니어 형성 방법.
  12. 제 11항에 있어서,
    상기 제 4 단계 이전에 상기 제 3 스토리지노드 버니어를 전극물질로 매립하는 단계를 더 포함하는 것을 특징으로 하는 반도체 소자의 오버레이 버니어 형성 방법.
  13. 제 12항에 있어서, 상기 제 3 스토리지노드 버니어는
    상기 하부 스토리지노드를 형성하는 전극물질로 매립되는 것을 특징으로 하 는 반도체 소자의 오버레이 버니어 형성 방법.
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Cited By (2)

* Cited by examiner, † Cited by third party
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US8906584B2 (en) 2012-08-31 2014-12-09 SK Hynix Inc. Photomask and method for forming pattern of semiconductor device using the same
US9747682B2 (en) 2013-03-08 2017-08-29 Samsung Electronics Co., Ltd. Methods for measuring overlays

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8906584B2 (en) 2012-08-31 2014-12-09 SK Hynix Inc. Photomask and method for forming pattern of semiconductor device using the same
US9747682B2 (en) 2013-03-08 2017-08-29 Samsung Electronics Co., Ltd. Methods for measuring overlays

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