CN108735714A - 半导体元件及其关键尺寸的定义方法 - Google Patents

Abstract

本发明公开了一种半导体元件及其关键尺寸的定义方法。其中，该半导体元件包括：半导体衬底、电路单元以及一个对位标记(align mark)。电路单元位于半导体衬底上。对位标记位于半导体衬底之中，包括第一部分以及第二部分，分别邻接于电路单元的相反两侧；且第一部分和第二部分之间，具有平行第一方向的第一预设距离。

Description

半导体元件及其关键尺寸的定义方法

技术领域

本发明是有关于一种集成电路(Integrated Circuit，IC)及其制作方法。特别是有关于一种半导体元件关键尺寸的定义方法。

背景技术

随着集成电路的半导体元件的关键尺寸(critical dimension)朝向制造技术的极限缩小，集成电路工艺对于光刻胶的制造及光刻(photolithography)图形处理的精度要求也越来越严格。由于，半导体元件的关键尺寸很难在光刻工艺中直接进行测量。目前的做法是采用位于切割道(scribe lines)上，由光刻胶材料所构成的关键尺寸棒(CriticalDimension bar，CD bar)来为参考基准，模拟光刻胶在曝光显影后的图案尺寸变化趋势，以间接定义出的半导体元件的关键尺寸。

然而，当用来定义半导体元件的光刻胶图案与关键尺寸棒的光刻胶层宽度和厚度差距过大时，在光刻工艺之后会因为光刻胶材质的收缩率(shrinkage rate)不同，而有不同的变化趋势，若没有进一步的测量很可能导致半导体元件的关键尺寸变异过大，降低半导体元件的工艺合格率和可靠度。

因此，有需要提供一种先进的半导体元件关键尺寸的定义方法，来解决已知技术所面临的问题。

发明内容

本说明书的一实施例公开一种半导体元件，此半导体元件包括：半导体衬底、一个电路单元以及一个对位标记。电路单元位于半导体衬底上。对位标记位于衬底之中，包括第一部分以及第二部分，分别邻接于电路单元的相反两侧；且第一部分和第二部分之间，具有平行第一方向的第一预设距离。

本说明书的另一实施例公开一种半导体元件的关键尺寸的定义方法。此方法包括下述步骤：首先，提供一个半导体衬底，其包含有一个默认区域。在衬底之中形成一个对位标记，使对位标记包括第一部分以及第二部分，分别邻接于默认区域的相反两侧；且与预设区之间分别具有平行第一方向的第一预设距离。在形成对位标记的同时，在默认区域上形成一个电路单元。

根据上述实施例，本说明书是在提供一种半导体元件关键尺寸的定义方法，是在衬底的默认区域上形成电路单元时，同步于衬底中形成一个对位标记，分别邻接于电路单元的相反两侧；且第一部分和第二部分之间，具有平行一方向的预设距离。可以通过对位标记的定位，将用来形成电路单元的光刻胶精准的形成在第一部分和第二部分之间，以确保电路单元关键尺寸落在可容许的误差范围内，以增进半导体元件的工艺合格率和可靠度。

为了对本说明书的上述及其他方面有更好的了解，下文特举实施例，并配合所附附图详细说明如下：

附图说明

图1A至图1I是根据本说明书的一实施例所绘示的制作半导体元件的工艺结构剖面示意图；

图2是根据本说明书的一实施例绘示具有图1I所示的结构的半导体元件结构上视图；

图3是根据本说明书另一实施例所绘示半导体元件结构上视图；以及

图4是根据本说明书又一实施例所绘示的半导体元件结构上视图。

【符号说明】

100、200、300：半导体元件

101：衬底

101a：默认区域

104：存储层

105：通道层

107：第一凹室

108：第二凹室

107a：第一凹室中心点

108a：第二凹室中心点

109：光刻胶层

109a：光刻胶层的第一边缘

109b：光刻胶层的第二边缘

110：多层叠层结构

110a：贯穿开口

111-115：牺牲层

116：绝缘材料

117、119：刻蚀工艺

118：光刻胶修整工艺

120：第一导体层

121-126：绝缘层

127：第二导电层

128：存储器阵列

128a：存储单元

129：接触插塞

130：第一开口

130a：第一开口的中心点

131：第二开口

131a：第二开口的中心点

136：阶梯状接触结构

133、233、333：对位标记

233a、333a：第三部分

233b、333b：第四部分

h、b、c、d、e：距离

al、ar、ab、at、f、g：宽度

X、Y、Z：轴

具体实施方式

本说明书是提供一种半导体元件关键尺寸的定义方法，可改善已知半导体元件的工艺可靠度。为了对本说明书的上述实施例及其他目的、特征和优点能更明显易懂，下文特举一存储器元件及其制作方法作为优选实施例，并配合所附附图作详细说明。

但必须注意的是，这些特定的实施案例与方法，并非用以限定本发明。本发明仍可采用其他特征、元件、方法及参数来加以实施。优选实施例的提出，仅是用以例示本发明的技术特征，并非用以限定本发明的权利要求。本领域技术人员将可根据以下说明书的描述，在不脱离本发明的精神范围内，作均等的修改与变化。在不同实施例与附图之中，相同的元件，将以相同的元件符号加以表示。

请参照图1A至图1I，图1A至图1I是根据本说明书的一实施例所绘示的制作半导体元件100的工艺结构剖面示意图。在本实施例之中，半导体元件100是一种具有垂直通道的存储器元件。制作半导体元件100的方法包括下述部骤：首先，提供一个半导体衬底101。其中，衬底101包含有一个默认区域101a。在本说明书的一些实施例中，半导体层衬底101可以由，例如p型掺杂、n型掺杂或无掺杂的多晶硅、锗或其他合适的半导体材料所构成。

之后，在半导体衬底101上一个第一导体层120；并且在第一导体层120上形成一个多层叠层结构110，覆盖在默认区域101a上，且向外延伸超过默认区域101a。在本说明书的一些实施例中，第一导体层120可以是位于半导体衬底101中的n型掺杂区域。多层叠层结构110包括交错叠层的多个牺牲层111-115和多个绝缘层121-126。其中，牺牲层111-115和绝缘层121-126是相互平行，并且沿着Z轴方向彼此交错叠层在第一导体层120上。绝缘层126位于多层叠层结构110的顶层，绝缘层121位于多层叠层结构110的最底层，且与第一导体层120直接接触(如图1A所绘示)。

在本说明书的一些实施例中，牺牲层111-115和绝缘层121-126可通过，例如低压化学气相沉积(Low Pressure Chemical Vapor Deposition，LPCVD)工艺，所制作而成。而且，牺牲层111-115和绝缘层121-126的材料必须不同。例如，牺牲层111-115可以是由含硅氮化物(nitride)，例如氮化硅(SiN)、氮氧化硅(SiON)、氮碳化硅(SiCN)或上述的任意组合所构成。绝缘层121-126可以由与牺牲层111-115不同的介电材料，例如硅氧化物、碳化硅(silicon carbide)、硅酸盐或上述的任一组合所构成。在本实施例中，牺牲层111-115是由厚度实质为520埃的氮化硅所构成。绝缘层121-126是由厚度实质为280埃的二氧化硅(SiO₂)所构成。

接着，对多层叠层结构110进行刻蚀工艺，以形成多个贯穿开口110a，贯穿多层叠层结构110，从而将一部分的第一导体层120暴露于外。在本说明书的一些实施例中，形成贯穿开口110a的刻蚀工艺，包括以图案化硬掩模层(未绘示)为刻蚀掩模，通过非等向刻蚀工艺(anisotropic etching process)，例如反应离子刻蚀(Reactive Ion Etching，RIE)工艺，对多层叠层结构110进行刻蚀。从而在多层叠层结构110之中形成多个沿着Z轴方向向下延伸的贯穿孔，将位于贯穿开口110a的底面的一部分第一导体层120，以及用来作为贯穿开口110a的侧壁的一部分绝缘层121-126和牺牲层111-115暴露出来。

之后，在贯穿开口110a的侧壁上依序形成存储层104和通道层105，并使存储层104夹设于通道层105和经由贯穿开口110a暴露于外的一部分牺牲层111-115之间。之后并在贯穿开口110a之中填充绝缘材料116(如图1B所绘示)。在本说明书的一些实施中，存储层104包括，例如氧化硅-氮化硅-氧化硅(Oxide-Nitride-Oxide，ONO)、氧化硅-氮化硅-氧化硅-氮化硅-氧化硅(Oxide-Nitride-Oxide-Nitride-Oxide，ONONO)或氧化硅-氮化硅-氧化硅-氮化硅-氧化硅-氮化硅-氧化硅(Oxide-Nitride-Oxide-Nitride-Oxide-Nitride-Oxide，ONONONO)结构(但不以此为限)。通道层105可以由硅、锗或其他掺杂或无掺杂的半导体材质所构成。绝缘材料116可以是，硅氧化物、碳化硅、硅酸盐或上述的任一组合。

然后，对多层叠层结构110进行另一个开口刻蚀工艺。在多层叠层结构110中向外延伸超过默认区域101b的部分形成至少一个第一凹室107和一个第二凹室108，使第一凹室107和第二凹室108分别邻接于默认区域101b平行X轴方向的相反两侧；并且使第一凹室107的中心点107a和第二凹室108的中心点108a之间具有一个平行于X轴方向的预设距离h。在本说明书的一些实施例中，第一凹室107和第二凹室108皆由多层叠层结构110的上表面向下延伸，至少穿过最高层的绝缘层126以及最高层的牺牲层115(如图1C所绘示)。在本实施例中，第一凹室107和第二凹室108可以是二相互平行的条状开口，分别具有垂直X轴方向的长轴。

之后，形成一个图案化光刻胶层109，覆盖位于默认区域101b中的一部分多层叠层结构110。并且使第一凹室107和第二凹室108分别距离光刻胶层109的第一边缘109a和第二边缘109b实质小于5微米(micro meter，μm)。其中，的第一边缘109a和第二边缘109b实质平行Z轴方向(如图1D所绘示)。在本说明书的一些实施例中，光刻胶层109的厚度实值大于5微米。

接着，以光刻胶层109为掩模，对多层叠层结构110进行刻蚀工艺117。移除未被光刻胶层109所覆盖的最高绝缘层126和最高牺牲层115，将一部分次高绝缘层125暴露于外；并且使第一凹室107和第二凹室108向下延伸，至少穿过次高层的绝缘层125以及次高层的牺牲层114(如图1E所绘示)。

后续，进行光刻胶修整工艺118，移除一部分光刻胶层109，使的第一边缘109a和第二边缘109b向后退缩，而将一部分剩余的最高绝缘层126以暴露出来(如图1F所绘示)；再对多层叠层结构110进行另一刻蚀工艺119。移除未被光刻胶层109所覆盖的一部分最高绝缘层126、最高牺牲层115、次高绝缘层125和次高牺牲层114，将一部分绝缘层124暴露于外；并且使第一凹室107和第二凹室108向下延伸，至少穿过绝缘层124以及的牺牲层113(如图1G所绘示)。

重复上述光刻胶修整工艺118和刻蚀工艺119，直到将一部分的第一导体层120暴露于外才停止，从而形成环绕在叠层结构110周边，往外渐次下降的一个阶梯状(stepprofile)接触结构136。并形成一第一开口130和第二开口131分别邻接阶梯状接触结构136平行X轴方向的相反两侧，且由暴露于外的第一导体层120表面延伸进入衬底101之中。在本实施例中，第一开口130和第二开口131的中心点130a和131a分别与图1B所绘示的第一凹室107和第二凹室108的中心点107a和108a重叠。换言之，第一开口130和第二开口131的中心点130a和131a平行X轴方向的距离实质为h；阶梯状结构136分别与第一开口130和第二开口131之间的距离实质小于5微米(如图1H所绘示)。

形成阶梯状接触结构136之后，移除剩余的牺牲层111-115。在本实施例之中，是采用磷酸(H₃PO₄)溶液将剩余的牺牲层111-115予以移除。再通过沉积工艺，例如低压化学气相沉积工艺，形成多个第二导电层127填充在被移除的剩余牺牲层111-115原来的位置上，进而在每一个第二导电层127、存储层104和通道层105重叠的区域形成一个存储单元128a，而在多层叠层结构110中形成存储器阵列128。后续，在形成多个接触插塞129，分别与阶梯状结构136上的每一个第二导电层127电性接触，并且经由一连串后段工艺(未绘示)形成如图1I所绘示，具有立体存储器阵列128(电路单元)的半导体元件100。

请参照图2，图2是根据本说明书的一实施例，绘示具有图1I所示的结构的半导体元件100上视图。其中，开第一开口130和第二开口131和第一凹室107和第二凹室108一样，可以是二条状开口，分别具有垂直X轴方向的长轴，分别用来作为形成阶梯状接触结构136的对位标记133的第一部分和第二部分。其中第一开口130具有平行X轴方向实质为al的宽度；第二开口131具有平行X轴方向实质为ar的宽度；阶梯状接触结构136与第一开口130和该第二口131之间，分别具有平行X轴方向实质为b和c的距离；存储器阵列128具有平行X轴方向实质为g的宽度；且g+al/2+ar/2+b+c实质等在第一凹室107的中心点107a和第二凹室108的中心点108a之间的预设距离h。在本实施例中，距离b和c实质小于500微米；预设距离h大于2500微米，亦即实值大于单一元件存储单元(存储单元128a)的尺寸。

由于，用来形成对位标记133的第一凹室107和第二凹室108，是与立阶梯状接触结构136同时形成。因此，在工艺中可以通过，例如在线扫描式电子显微镜(in-line ScanningElectron Microscope，in-line SEM)的实际测量，来确保形成阶梯状接触结构136的光刻胶109的覆盖位置以及关键尺寸是否落在可容许的误差范围内。以防止光刻胶的覆盖位置以及关键尺寸偏差，导致接触插塞129落着在第二导电层127的接触位置出现偏离，导致半导体元件100失效，进而改善半导体元件100工艺的合格率和可靠度。

但值得注意的是，对位标记的形式并不以此为限，在本说明书的另一些实施例中，半导体元件还可以包含其他部分。例如请参照图3，图3是根据本说明书的另一实施例所绘示半导体元件200结构上视图。其中，半导体元件200的结构大至与半导体元件100相似，差别仅在于半导体元件200的对位标记233还包括一个第三部分233a和一个第四部分233b，分别邻接于阶梯状接触结构136平行于Y轴方向的相反两侧；且第三部分233a和第四部分233b二者的中心点之间，具有一个平行于Y轴方向的预设距离k。

在本实施例中，第三部分233a和第四部分233b可以是二条状开口，分别具有平行X轴方向的长轴。第三部分233a具有平行Y轴方向实质为ab的宽度；第四部分233b具有平行Y轴方向实质为at的宽度；阶梯状接触结构136与第三部分233a和第四部分233b，分别具有平行Y轴方向实质为d和e的距离；存储器阵列128具有平行Y轴方向实质为f的宽度；且f+ab/2+at/2+d+e实质等于第三部分233a和第四部分233b二者的中心点之间的预设距离k。在本实施例中，距离d和e实质小于500微米；预设距离k实值大于2500微米，亦即实值大于单一元件存储单元(存储单元128a)的尺寸。

例如请参照图4，图4是根据本说明书又一实施例所绘示的半导体元件300结构上视图。其中，半导体元件300的结构大至与半导体元件200相似，差别仅在于半导体元件300的对位标记333的第三部分333a和第四部分333b，分别与用来做为第一部分的第一开口130以及用来做为第二部分的第二开口131相互连结，形成一个环绕立体存储器阵列128(电路单元)和阶梯状接触结构136的环状开口。其中，对位标记333用来做为第一部分的第一开口130和用来做为第二部分的第二开口131以及第三部分333a和第四部分333b分别实质地对称于阶梯状接触结构136。

根据上述实施例，本说明书是在提供一种半导体元件关键尺寸的定义方法，是在衬底的默认区域上形成电路单元时，同步于衬底中形成一个对位标记，分别邻接于电路单元的相反两侧；且第一部分和第二部分之间，具有平行一方向的预设距离。可以通过对位标记的定位，将用来形成电路单元的光刻胶精准的形成在第一部分和第二部分之间，以确保电路单元关键尺寸落在可容许的误差范围内，以增进半导体元件的工艺合格率和可靠度。

虽然本发明已以优选实施例公开如上，然其并非用以限定本发明，凡本领域技术人员在不脱离本发明的精神和范围内，当可作些许的修改与添加，因此本发明的保护范围当视随附的权利要求书所界定的为准。

Claims (10)

1.一种半导体元件，其特征在于，包括：

一半导体衬底；

一电路单元，位于该半导体衬底上；以及

一对位标记(align mark)，位于该衬底之中，包括一第一部分以及一第二部分，分别邻接于该电路单元的相反两侧；且该第一部分和该第二部分之间，具有平行一第一方向的一第一预设距离。

2.根据权利要求1所述的半导体元件，其特征在于，该电路单元包括一存储器阵列。

3.根据权利要求2所述的半导体元件，其特征在于，该存储器阵列包括：

一多层叠层结构(multi-layers stack)，包括交错叠层在该半导体衬底上的多个导体层和多个绝缘层；

多个存储单元，形成于这些导体层之上；以及

一接触结构，由该多层叠层结构往外侧延伸，且与这些导体层电性接触。

4.根据权利要求3所述的半导体元件，其特征在于，该第一部分以及该第二部分分别为一第一开口和一第二开口，延伸进入该半导体衬底中；该接触结构包括由该多层叠层结构往外渐次下降的一阶梯状(step profile)结构；且该第一预设距离是分别由该第一开口的一第一中心点测量至该第二开口的一第二中心点。

5.根据权利要求4所述的半导体元件，其特征在于，该第一开口第一部分具有平行该第一方向实质为a1的一宽度；该第二开口具有平行该第一方向实质为ar的一宽度；该阶梯状结构与该第一开口和该第二开口之间，分别具有平行该第一方向实质为b和c的一距离；该存储单元阵列具有平行该第一方实质为g的一宽度；且g+a1/2+ar/2+b+c实质等于该第一预设距离。

6.根据权利要求5所述的半导体元件，其特征在于，b和c实质小于500微米(micrometers，μm)且该第一预设距离实值大于2500微米。

7.根据权利要求4所述的半导体元件，其特征在于，该阶梯状结构分别与该第一开口和该第二开口之间具有实质小于5微米的一距离。

8.根据权利要求1所述的半导体元件，其特征在于，该对位标记包括一第三部分以及一第四部分，分别邻接于该电路单元的相反两侧；该第三部分与该第四部分之间，具有平行一第二方向的一第二预设距离；且该第一方向实质垂直该第二方向。

9.一种半导体元件的关键尺寸(Critical Dimension，CD)的定义方法，其特征在于，包括：

提供一半导体衬底包括一默认区域；

在该半导体衬底之中形成一对位标记，使该对位标记包括一第一部分以及一第二部分分别邻接于该默认区域的相反两侧；且该第一部分和该第二部分之间具有平行一第一方向的一第一预设距离；以及

形成该对位标记的同时，在该默认区域上形成一电路单元。

10.根据权利要求9所述的半导体元件的关键尺寸的定义方法，其特征在于，形成该电路单元的步骤，包括：

形成一多层叠层结构，至少覆盖在该默认区域上，其中该多层叠层结构包括交错叠层的多个牺牲层和多个绝缘层；

依序形成一存储层和一通道层，穿过这些牺牲层和这些绝缘层，并使该存储层夹设于该通道层与这些牺牲层之间；

移除这些牺牲层；

在这些牺牲层的位置上，形成多个导电层，以在这些导电层，该存储层和该通道层的每一重叠处(intersection points)形成一存储单元阵列；以及

形成一接触结构，由该多层叠层结构往外侧延伸，且与这些导电层电性接触。