KR100451506B1 - 오버레이 마크의 구조 및 형성 방법 - Google Patents

오버레이 마크의 구조 및 형성 방법 Download PDF

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Abstract

본 발명은 반도체 소자의 다층 배선 제조에 사용되는 오버레이 마크의 구조 및 형성 방법에 관한 것으로서, 층간 절연막의 표면 굴곡 양상에 관계없이 양호한 레지스트 패턴을 얻기 위한 것이다. 본 발명의 오버레이 마크 구조는, 소정의 폭을 가지는 막대 또는 테두리 형태로 이루어지며 오버레이 마크의 최외곽을 둘러싸도록 배치되는 제1 금속 배선과, 상자 형태로 이루어지며 오버레이 마크의 정중앙에 배치되는 제1 레지스트 패턴과, 제1 금속 배선과 제1 레지스트 패턴 사이에 배치되는 제2 금속 배선으로 이루어진다. 오버레이 마크 구조는 제1 금속 배선과 제2 금속 배선 사이에 배치되는 제2 레지스트 패턴과, 제2 금속 배선 위에 배치되는 제3 레지스트 패턴을 더 포함할 수 있다. 또한, 본 발명의 형성 방법은 평탄화 절연막을 형성하기 전에 층간 절연막에 대한 평탄화 단계를 진행함으로써 층간 절연막의 표면 굴곡을 완화시키고 원하는 형태로 양호한 레지스트 패턴을 형성할 수 있다. 층간 절연막은 예를 들어 HDP-CVD 공정을 이용하여 증착되는 FSG이며, 층간 절연막의 증착 두께는 평탄화한 후의 두께에 비하여 약 두배이다.

Description

오버레이 마크의 구조 및 형성 방법 {STRUCTURE AND FORMING METHOD OF OVERLAY MARK}
본 발명은 반도체 소자의 다층 배선 제조에 사용되는 오버레이 마크의 구조 및 형성 방법에 관한 것으로서, 보다 구체적으로는 다층 배선 구조의 층간 절연막으로서 FSG(Fluorinated Silicate Glass)와 같이 하부 금속 배선의 패턴 밀도의 영향을 받아 심한 표면 굴곡을 가지는 층간 절연막을 적용할 때 사용되는 오버레이 마크의 구조 및 형성 방법에 관한 것이다.
반도체 소자의 제조 공정 기술이 미세해질수록 소자의 동작 주파수 및 배선에서의 신호 지연이 전체 칩 성능을 좌우하는 주요 요소가 되고 있다. 일반적으로, 다층 배선 구조의 층간 절연막(InterMetal Dielectric; IMD)에는 고밀도 플라즈마 화학기상증착(High Density Plasma Chemical Vapor Deposition; HDP-CVD) 방법에 의하여 형성되는 실리콘 산화막(이하, HDP-SiO2)이 사용되었으나, 최근 들어 배선의 기생 정전용량을 감소시키기 위하여 SOG-FOx(Spin On Glass Flowable Oxide) 또는 HDP-FSG와 같은 저유전 물질이 사용되고 있다.
특히, SOG-FOx가 HDP-FSG에 비하여 유전상수(k)가 더 낮고(SOG-FOx는 3.1, HDP-FSG는 3.5) 증착 방법이 용이하며 기생 정전용량이 낮지만, HDP-FSG가 SOG-FOx에 비하여 공정상의 안정성(예컨대, 기계적 강도, 내열성, 접착성 등)이 우수하고 가격이 저렴하며 금속 배선과의 연결을 위한 비아 식각 마진(via etch margin)이 좋기 때문에, 층간 절연막으로서 HDP-FSG를 사용하는 경우가 더 많아지고 있다.
도 1 내지 도 3에 각각 HDP-SiO2, SOG-FOx, HDP-FSG를 사용한 다층 배선 구조를 도시하였다. 도시된 바와 같이, 하부 금속 배선(10a) 위에 층간 절연막으로서HDP-SiO2(12a), SOG-FOx(22a), HDP-FSG(32a)를 형성한 후, PE-TEOS(Plasma Enhanced Tetra Ethyl Ortho Silicate)와 같은 평탄화 절연막(14a)을 증착하고 CMP(Chemical Mechanical Polishing) 공정을 이용하여 평탄화시킨다. 이어서, 컨택 플러그(16a)를 형성한 후, 다시 상부 금속 배선(10b), 층간 절연막(12b, 22b, 32b), 평탄화 절연막(14b), 컨택 플러그(16b)를 순차적으로 형성한다.
이러한, 다층 배선 구조에 있어서, HDP-FSG로 이루어지는 층간 절연막(32a, 32b)은 금속 배선(10a, 10b)의 표면 굴곡(surface topology)을 따라 형성되면서 HDP-SiO2나 SOG-FOx와 달리 상단부가 뾰족하게 형성된다. 물론 평탄화 절연막(14a, 14b)을 증착하여 평판화시키기는 하지만, 금속 배선의 표면 굴곡 정도가 배선 패턴의 밀도와 영역에 따라 차이가 많기 때문에 평탄화 정도가 각각 달라지게 된다. 특히, 폭이 60~120㎛나 되는 스크라이브 영역(scribe lane)의 경우는 소자의 셀 영역과 평탄화 면에서 매우 큰 차이를 보인다. 따라서, 스크라이브 영역에 형성되는 오버레이 마크는 HDP-FSG의 표면 굴곡의 영향을 대부분 그대로 받게 된다.
층간 절연막으로서 HDP-FSG를 적용하는 경우, 스크라이브 영역에 오버레이 마크를 형성하는 종래의 방법은 도 4에 도시된 바와 같다. 즉, HDP-CVD 공정을 이용하여 FSG를 증착하고(41), 계속해서 PE-TEOS를 증착한 후(42), CMP 공정을 이용하여 PE-TEOS를 평탄화한다(43). 이어서, 레지스트(resist)를 도포한 후(44), 레지스트를 패터닝하여 오버레이 마크를 형성한다(45).
이러한 방법에 의하여 형성되는 종래의 오버레이 마크는 도 5a 또는 도 5b에도시된 것과 같은 평면 구조를 갖는다. 전술한 바와 같이, 금속 배선(10c, 10d)을 형성한 후 증착되는 FSG는 취약한 표면 굴곡 양상을 보이게 되며, 이어서 PE-TEOS를 증착하여 평탄화하더라도 스크라이브 영역의 폭이 크기 때문에 평탄화 결과가 불량해진다. 따라서, 레지스트를 도포하면 하부의 표면 굴곡을 그대로 따라가게 되며, 이로 인해 오버레이 마크를 형성하기 위하여 패터닝된 레지스트(18)는 원하는 패턴 형태(20)와 현격히 달라지게 된다.
오버레이 마크는 광미세가공(photolithography) 공정에서 하부 층과 상부 층의 정렬을 정확하게 이루기 위해 필요한 것이다. 그런데, 상술한 바와 같이, FSG의 표면 굴곡의 영향을 받아 레지스트 패턴이 불량하게 형성되면, 정렬 과정에서 오차가 발생하여 소자의 전기적 특성 불량을 유발하고 임계 치수(critical dimension) 균일도를 저하시키게 된다. 또한, 이는 신호 지연을 유발하여 소자 전체의 성능을 떨어뜨리고 수율을 감소시킨다.
따라서, 본 발명은 이러한 종래기술에서의 제반 문제점을 해결하기 위하여 안출된 것으로서, 본 발명의 목적은 다층 배선 구조의 층간 절연막으로서 FSG와 같이 하부 금속 배선의 패턴 밀도의 영향을 받아 심한 표면 굴곡을 가지는 층간 절연막이 적용되는 경우에 층간 절연막의 표면 굴곡 양상에 관계없이 양호한 레지스트 패턴을 형성할 수 있는 오버레이 마크의 구조 및 형성 방법을 제공하는 것이다.
본 발명의 다른 목적은 광미세가공 공정에서 층과 층 사이의 정확한 정렬을 계측하고, 소자의 전기적 특성을 안정화시키며, 임계 치수의 균일도를 유지하고,금속 배선에서의 신호 전달 고속화를 통해 소자 전체의 성능을 향상시키며, 소자의 안정적 구현을 통한 수율 향상을 가능하게 하는 오버레이 마크 구조 및 형성 방법을 제공하는 것이다.
도 1 내지 도 3은 각각 다른 층간 절연막을 사용하는 다층 배선 구조를 나타내는 단면도.
도 4는 종래기술에 따른 오버레이 마크 형성 방법의 공정 수순도.
도 5a 및 도 5b는 종래기술에 따른 오버레이 마크의 평면도.
도 6은 본 발명의 실시예에 따른 오버레이 마크의 형성 방법을 나타내는 공정 수순도.
도 7은 본 발명의 실시예에 따른 오버레이 마크의 구조를 나타내는 평면도.
<도면의 주요 부분에 대한 부호의 설명>
10a, 10b, 10c, 10d, 71, 72: 금속 배선
12a, 12b, 22a, 22b, 32, 32a, 32b: 층간 절연막
14a, 14b: 평탄화 절연막
18, 73, 74, 75: 레지스트 패턴
이러한 목적을 달성하기 위하여, 본 발명은 금속 배선의 패턴 밀도를 증가시켜 셀 영역과 거의 동일한 수준의 평탄화를 가능하게 함으로써 층간 절연막의 표면 굴곡 양상과 상관없이 원하는 형태로 양호한 레지스트 패턴을 형성할 수 있는 오버레이 마크의 구조를 제공한다.
본 발명에 따른 오버레이 마크의 구조는, 소정의 폭을 가지는 형태로 이루어지며 오버레이 마크의 최외곽을 둘러싸도록 배치되는 제1 금속 배선과, 상자 형태로 이루어지며 오버레이 마크의 정중앙에 배치되는 제1 레지스트 패턴과, 제1 금속 배선과 제1 레지스트 패턴 사이에 배치되는 제2 금속 배선을 포함하여 이루어진다.
본 발명에 따른 오버레이 마크의 구조에 있어서, 제1 금속 배선은 소정의 폭을 가지는 막대 형태 또는 테두리 형태로 이루어질 수 있다. 또한, 본 발명의 오버레이 마크 구조는 제1 금속 배선과 제2 금속 배선 사이에 배치되는 제2 레지스트 패턴을 더 포함할 수 있으며, 제2 금속 배선 위에 배치되는 제3 레지스트 패턴을 더 포함할 수 있다.
또한, 본 발명은 평탄화 절연막을 형성하기 전에 층간 절연막에 대한 평탄화 단계를 진행함으로써 층간 절연막의 표면 굴곡을 완화시키고 원하는 형태로 양호한 레지스트 패턴을 형성할 수 있는 오버레이 마크의 형성 방법을 제공한다.
본 발명에 따른 오버레이 마크의 형성 방법은, 금속 배선의 패턴 밀도의 영향을 받아 표면 굴곡을 가지는 층간 절연막을 증착하는 단계와, 층간 절연막을 평탄화하는 단계와, 층간 절연막 위에 평탄화 절연막을 증착하는 단계와, 평탄화 절연막을 평탄화하는 단계와, 평탄화 절연막 위에 레지스트를 도포하는 단계와, 레지스트를 패터닝하는 단계로 이루어진다.
본 발명의 오버레이 마크 형성 방법에 있어서, 층간 절연막은 HDP-CVD 공정을 이용하여 증착되는 FSG일 수 있으며, 층간 절연막의 증착 두께는 평탄화한 후의 두께에 비하여 약 두배인 것이 바람직하다. 보다 바람직하게는, 층간 절연막의 증착 두께가 10000~12000Å이며 층간 절연막의 평탄화후 두께가 6000Å이다.
이하, 첨부 도면을 참조하여 본 발명의 바람직한 실시예를 보다 상세하게 설명하도록 한다. 각 도면에서는 동일한 구성요소에 동일한 참조번호를 사용하였으며, 도면의 명확한 이해를 돕기 위해 일부 구성요소는 다소 과장되거나 개략적으로 도시되었음을 밝혀둔다.
도 6은 본 발명의 실시예에 따른 오버레이 마크의 형성 방법을 나타내는 공정 수순도이다. 도 6에 도시된 바와 같이, 금속 배선 위에 HDP-CVD 공정을 이용하여 FSG를 증착하고(51) CMP 공정을 이용하여 FSG를 평탄화한다(52). 이 때, FSG는 평탄화 후 남게 되는 최종 두께를 고려하여 종래의 증착 두께보다 두껍게 증착한다. 이어서, PE-TEOS를 증착하고(53) CMP 공정을 이용하여 PE-TEOS를 평탄화한다(54). 그리고 나서, 레지스트를 도포하고(55), 레지스트를 패터닝하여 오버레이 마크를 형성한다(56).
이러한 방법은 평탄화 단계를 두 번 진행하는 점이 특징이다. 즉, PE-TEOS를 증착하기 전에 FSG를 평탄화하는 단계를 추가함으로써 FSG의 표면 굴곡을 완화시킨다. 따라서, 원하는 형태로 양호한 레지스트 패턴을 형성할 수 있다. 종래의 방법에 있어서, FSG의 증착 두께는 약 6000Å이고 PE-TEOS의 증착 두께 및 평탄화후 최종 두께는 약 15000Å 및 8500Å이다. 이에 반하여, 본 실시예의 경우는 FSG의 증착 두께를 종래의 약 두배 정도인 10000~12000Å으로 증가시키고 평탄화 과정을 통하여 6000Å에 맞추게 된다.
이상 설명한 방법 대신에, 오버레이 마크의 구조를 변경함으로써 본 발명의 목적을 달성하는 것도 가능하다. 도 7에 본 발명의 실시예에 따른 오버레이 마크의 구조가 도시되어 있다.
도 7을 참조하면, 오버레이 마크(70)는 두가지 형태의 금속 배선(71, 72)과 세가지 형태의 레지스트 패턴(73, 74, 75)의 조합으로 구성된다. 제1 금속 배선(71)은 소정의 폭을 가지는 막대 형태로 이루어지며 오버레이 마크(70)의 최외곽을 둘러싸도록 배치된다. 제2 금속 배선(72)은 테두리 형태로 이루어지며 제1 금속 배선(71)의 안쪽에 소정의 간격을 두고 배치된다. 제1 레지스트 패턴(74)은 상자 형태로 이루어지며 오버레이 마크(70)의 정중앙, 즉 제2 금속 배선(72)의 안쪽에 배치된다. 제2 레지스트 패턴(73)은 막대 형태로 이루어지며 제1 금속 배선(71)과 제2 금속 배선(72) 사이에 배치된다. 제3 레지스트 패턴(75)은 막대 형태로 이루어지며, 제2 금속 배선(72)의 위에 배치된다.
광미세가공 공정에서 층과 층 사이의 정렬을 위하여 실제로 사용되는 부분은오버레이 마크(70)의 최외곽과 정중앙에 각각 형성되는 제1 금속 배선(71)과 제1 레지스트 패턴(74)이다. 제2 금속 배선(72)은 배선 패턴의 밀도를 증가시키기 위한 것으로서, 셀 영역과 거의 동일한 수준으로 평탄화를 구현할 수 있게 한다. 따라서, FSG의 표면 굴곡 양상과 상관없이 원하는 형태로 양호한 레지스트 패턴들(73, 74, 75)을 형성할 수 있다. 아울러, 제1 레지스트 패턴(74)은 그 크기가 작기 때문에 설령 패턴 불량이 발생한다 하더라도 그 정도는 미미할 것이다. 또한, 층간 정렬을 위한 보조적인 수단으로서 제2 레지스트 패턴(73)과 제3 레지스트 패턴(75)을 사용할 수 있으므로, 정렬 신뢰도가 향상된다.
이상 설명한 구조 이외에도, 본 발명에 따른 오버레이 마크는 다양한 구조로 형성할 수 있을 것이다. 예를 들어, 제1 금속 배선(71)을 테두리 형태로 형성할 수 있으며, 제1 금속 배선(71)의 안쪽에 형성되는 제2 금속 배선(72)을 여러개로 나누어 형성할 수 있다. 또한, 필요에 따라서는 제2 레지스트 패턴(73)과 제3 레지스트 패턴(75)의 일부 또는 전부를 형성하지 않을 수 있으며, 여러개로 나누어 형성할 수도 있다.
아울러, 본 발명에 따른 오버레이 마크의 구조와 형성 방법은 FSG 이외에 금속 배선의 패턴 밀도의 영향을 받아 표면 굴곡을 가지는 여타 층간 절연막에 대해서도 적용할 수 있다.
이상 설명한 바와 같이, 본 발명에 따른 오버레이 마크의 구조와 형성 방법은 금속 배선의 패턴 밀도 영향을 받아 표면 굴곡을 가지게 되는 FSG와 같은 층간절연막의 표면 굴곡 양상에 관계없이 양호한 레지스트 패턴을 얻을 수 있다. 따라서, 다층 배선 구조를 형성하기 위한 광미세가공 공정에서 층과 층 사이의 정확한 정렬을 계측하고, 소자의 전기적 특성을 안정화시키며, 임계 치수의 균일도를 유지하고, 금속 배선에서의 신호 전달 고속화를 통해 소자 전체의 성능을 향상시키며, 소자의 안정적 구현을 통한 수율 향상을 가능하게 한다.
본 명세서와 도면에는 본 발명의 바람직한 실시예에 대하여 개시하였으며, 비록 특정 용어들이 사용되었으나, 이는 단지 본 발명의 기술 내용을 쉽게 설명하고 발명의 이해를 돕기 위한 일반적인 의미에서 사용된 것이지, 본 발명의 범위를 한정하고자 하는 것은 아니다. 여기에 개시된 실시예 외에도 본 발명의 기술적 사상에 바탕을 둔 다른 변형예들이 실시 가능하다는 것은 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 자명한 것이다.

Claims (8)

  1. 반도체 소자의 층간 정렬에 사용되는 오버레이 마크에 있어서,
    소정의 폭을 가지는 형태로 이루어지며 상기 오버레이 마크의 최외곽을 둘러싸도록 배치되는 제1 금속 배선과, 상자 형태로 이루어지며 상기 오버레이 마크의 정중앙에 배치되는 제1 레지스트 패턴과, 상기 제1 금속 배선과 상기 제1 레지스트 패턴 사이에 배치되는 제2 금속 배선을 포함하며,
    상기 제1 금속 배선과 상기 제2 금속 배선 사이에 배치되는 제2 레지스트 패턴 및 상기 제2 금속 배선 위에 배치되는 제3 레지스트 패턴을 더 포함하는 것을 특징으로 하는 오버레이 마크의 구조.
  2. 제 1 항에 있어서, 상기 제1 금속 배선은 소정의 폭을 가지는 막대 형태 또는 테두리 형태로 이루어지는 것을 특징으로 하는 오버레이 마크의 구조.
  3. 삭제
  4. 삭제
  5. 금속 배선 위에 상기 금속 배선의 패턴 밀도의 영향을 받아 표면 굴곡을 가지는 층간 절연막을 증착하는 단계와, 상기 층간 절연막을 평탄화하는 단계와, 상기 층간 절연막 위에 평탄화 절연막을 증착하는 단계와, 상기 평탄화 절연막을 평탄화하는 단계와, 상기 평탄화 절연막 위에 레지스트를 도포하는 단계와, 상기 레지스트를 패터닝하는 단계를 포함하는 오버레이 마크의 형성 방법.
  6. 제 5 항에 있어서, 상기 층간 절연막은 HDP-CVD 공정을 이용하여 증착되는 FSG인 것을 특징으로 하는 오버레이 마크의 형성 방법.
  7. 제 5 항 또는 제 6 항에 있어서, 상기 층간 절연막의 증착 두께는 평탄화한 후의 두께에 비하여 약 두배인 것을 특징으로 하는 오버레이 마크의 형성 방법.
  8. 제 7 항에 있어서, 상기 층간 절연막의 증착 두께는 10000~12000Å이며 상기 층간 절연막의 평탄화후 두께는 6000Å인 것을 특징으로 하는 오버레이 마크의 형성 방법.
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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100811372B1 (ko) * 2005-08-04 2008-03-07 주식회사 하이닉스반도체 오버레이 측정 마크
CN102636962B (zh) * 2011-12-12 2014-03-12 北京京东方光电科技有限公司 一种空间成像套刻检验方法及阵列基板

Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH10189417A (ja) * 1996-12-26 1998-07-21 Nec Corp 重合せ精度測定用マーク及びその製造方法
KR19980054338A (ko) * 1996-12-27 1998-09-25 문정환 정렬도 측정용 오버레이 패턴 형성방법
KR19990012393A (ko) * 1997-07-29 1999-02-25 윤종용 반도체장치의 얼라인 먼트 키 및 그 형성방법
KR20000043552A (ko) * 1998-12-29 2000-07-15 김영환 반도체 소자의 오버레이 측정패턴
JP2001015403A (ja) * 1999-06-28 2001-01-19 Toshiba Corp 半導体装置
KR20010065053A (ko) * 1999-12-21 2001-07-11 박종섭 웨이퍼의 정렬마크 형성방법

Patent Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH10189417A (ja) * 1996-12-26 1998-07-21 Nec Corp 重合せ精度測定用マーク及びその製造方法
KR19980054338A (ko) * 1996-12-27 1998-09-25 문정환 정렬도 측정용 오버레이 패턴 형성방법
KR19990012393A (ko) * 1997-07-29 1999-02-25 윤종용 반도체장치의 얼라인 먼트 키 및 그 형성방법
KR20000043552A (ko) * 1998-12-29 2000-07-15 김영환 반도체 소자의 오버레이 측정패턴
JP2001015403A (ja) * 1999-06-28 2001-01-19 Toshiba Corp 半導体装置
KR20010065053A (ko) * 1999-12-21 2001-07-11 박종섭 웨이퍼의 정렬마크 형성방법

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