JP2001015403A - 半導体装置 - Google Patents
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Abstract
(57)【要約】
【課題】パッド開口工程に際してアライメントマークが
側面までオーバーエッチングされて露出しても、その後
の工程でアライメントマークが剥がれてしまうことを防
止し、ヒューズブロー時にヒューズブロー用のアライメ
ントマークの検出を可能とする。 【解決手段】半導体基板11と、半導体基板上に形成され
た多層配線の最上層に形成されたアライメントマーク27
a と、アライメントマークの下層の絶縁層に形成された
コンタクトホールに埋め込み形成され、アライメントマ
ークがコンタクトしたプラグ26とを具備する。
側面までオーバーエッチングされて露出しても、その後
の工程でアライメントマークが剥がれてしまうことを防
止し、ヒューズブロー時にヒューズブロー用のアライメ
ントマークの検出を可能とする。 【解決手段】半導体基板11と、半導体基板上に形成され
た多層配線の最上層に形成されたアライメントマーク27
a と、アライメントマークの下層の絶縁層に形成された
コンタクトホールに埋め込み形成され、アライメントマ
ークがコンタクトしたプラグ26とを具備する。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体装置に係
り、特に多層配線の最上層にアライメントマークが形成
された半導体装置に関する。
り、特に多層配線の最上層にアライメントマークが形成
された半導体装置に関する。
【０００２】
【従来の技術】半導体メモリの高密度化、大容量に伴っ
て、チップ全体が無欠陥であることを要求することは不
可能になっており、不良救済回路を内蔵した冗長構成
（リダンダンシー）を採用することがメモリＬＳＩおよ
びメモリ混載ＬＳＩの常識となっている。
て、チップ全体が無欠陥であることを要求することは不
可能になっており、不良救済回路を内蔵した冗長構成
（リダンダンシー）を採用することがメモリＬＳＩおよ
びメモリ混載ＬＳＩの常識となっている。
【０００３】不良セルに替わってスペアセルを使用する
ためには、通常、テスターによって検出した不良セルの
番地を記憶した後、ポリシリコンやアルミなどの配線層
で形成されたヒューズをレーザーによって溶断（ブロ
ー）し、不良セルに替わってスペアセルが選択されるよ
うにする技術が一般的である。
ためには、通常、テスターによって検出した不良セルの
番地を記憶した後、ポリシリコンやアルミなどの配線層
で形成されたヒューズをレーザーによって溶断（ブロ
ー）し、不良セルに替わってスペアセルが選択されるよ
うにする技術が一般的である。
【０００４】このヒューズをブローするために、位置合
わせのためのアライメントマークが最上層のメタル配線
層で形成されている。
わせのためのアライメントマークが最上層のメタル配線
層で形成されている。
【０００５】図９乃至図１７は、アライメントマークを
４層メタル配線構造を有するＬＳＩに適用した場合の従
来の製造工程を示している。
４層メタル配線構造を有するＬＳＩに適用した場合の従
来の製造工程を示している。
【０００６】まず、図９に示すように、シリコン基板11
上に素子分離領域13を形成し、さらに拡散層14のような
受動素子やＭＯＳＦＥＴ（ゲート電極を15で示す）のよ
うな能動素子を素子分離領域13以外の領域に形成する。
なお、12の領域は、後にダイシングラインとなるチップ
間領域であり、このダイシングライン領域12上に各種ア
ライメントマークが配置される。
上に素子分離領域13を形成し、さらに拡散層14のような
受動素子やＭＯＳＦＥＴ（ゲート電極を15で示す）のよ
うな能動素子を素子分離領域13以外の領域に形成する。
なお、12の領域は、後にダイシングラインとなるチップ
間領域であり、このダイシングライン領域12上に各種ア
ライメントマークが配置される。
【０００７】次に、図１０に示すように、BPSG膜のよう
な第１層間絶縁膜16を堆積し、ＣＭＰ（化学機械研磨）
法を用いて第１層間絶縁膜16を平坦化する。その後、フ
ォトリソグラフイー法を用いて第１コンタクトホールを
開口し、第１タングステン17をＣＶＤ（化学気相成長）
法を用いてコンタクトホールに埋め込む。さらに、第１
アルミ18を全面に堆積し、フォトリソグラフイー法を用
いて所定の形状にパターニングする。
な第１層間絶縁膜16を堆積し、ＣＭＰ（化学機械研磨）
法を用いて第１層間絶縁膜16を平坦化する。その後、フ
ォトリソグラフイー法を用いて第１コンタクトホールを
開口し、第１タングステン17をＣＶＤ（化学気相成長）
法を用いてコンタクトホールに埋め込む。さらに、第１
アルミ18を全面に堆積し、フォトリソグラフイー法を用
いて所定の形状にパターニングする。
【０００８】次に、図１１に示すように、ＳｉＯ2 膜の
ような第２層間絶縁膜19を堆積し、ＣＭＰ法を用いて第
２層間絶縁膜19を平坦化する。その後、フォトリソグラ
フイ一法を用いて第２コンタクトホールを開口し、第２
タングステン20をＣＶＤ法を用いてコンタクトホールに
埋め込む。さらに、第２アルミ21を全面に堆積し、フォ
トリソグラフイー法を用いて所定の形状にパターニング
する。
ような第２層間絶縁膜19を堆積し、ＣＭＰ法を用いて第
２層間絶縁膜19を平坦化する。その後、フォトリソグラ
フイ一法を用いて第２コンタクトホールを開口し、第２
タングステン20をＣＶＤ法を用いてコンタクトホールに
埋め込む。さらに、第２アルミ21を全面に堆積し、フォ
トリソグラフイー法を用いて所定の形状にパターニング
する。
【０００９】次に、図１２に示すように、ＳｉＯ2 膜の
ような第３層間絶縁膜22を堆積し、ＣＭＰ法を用いて第
３層間絶縁膜22を平坦化する。その後、フォトリソグラ
フイ一法を用いて第３コンタクトホールを開口し、第３
タングステン23をＣＶＤ法を用いてコンタクトホールに
埋め込む。さらに、第３アルミ24を全面に堆積し、フォ
トリソグラフイー法を用いて所定の形状にパターニング
する。
ような第３層間絶縁膜22を堆積し、ＣＭＰ法を用いて第
３層間絶縁膜22を平坦化する。その後、フォトリソグラ
フイ一法を用いて第３コンタクトホールを開口し、第３
タングステン23をＣＶＤ法を用いてコンタクトホールに
埋め込む。さらに、第３アルミ24を全面に堆積し、フォ
トリソグラフイー法を用いて所定の形状にパターニング
する。
【００１０】次に、図１３に示すように、ＳｉＯ2 膜の
ような第４層間絶縁膜25を堆積し、ＣＭＰ法を用いて第
４層間絶縁膜25を平坦化する。その後、フォトリソグラ
フイー法を用いて第４コンタクトホールを開口し、第４
タングステン26をＣＶＤ法を用いてコンタクトホールに
埋め込む。さらに、第４アルミ27を全面に堆積し、フォ
トリソグラフイー法を用いて所定の形状にパターニング
する。
ような第４層間絶縁膜25を堆積し、ＣＭＰ法を用いて第
４層間絶縁膜25を平坦化する。その後、フォトリソグラ
フイー法を用いて第４コンタクトホールを開口し、第４
タングステン26をＣＶＤ法を用いてコンタクトホールに
埋め込む。さらに、第４アルミ27を全面に堆積し、フォ
トリソグラフイー法を用いて所定の形状にパターニング
する。
【００１１】これにより、第４アルミ27からなるメタル
ヒューズあるいはボンデイングパッドが形成され、ま
た、第４アルミ27の一部27a がアライメントマークとな
る。
ヒューズあるいはボンデイングパッドが形成され、ま
た、第４アルミ27の一部27a がアライメントマークとな
る。
【００１２】次に、図１４に示すように、Ｓｉ3 Ｎ4 膜
のようなパッシベーション膜28を堆積し、フォトリソグ
ラフイー法を用いて、ボンデイングパッド29上のパッシ
ベーション膜28をエッチングし、開口する。この時、ダ
イシングライン領域12のアライメントマーク27a 上のパ
ッシベーション膜28も、クラックを防止するためにエッ
チングされるので、アライメントマーク27a はオーバー
エッチングされ露出する。
のようなパッシベーション膜28を堆積し、フォトリソグ
ラフイー法を用いて、ボンデイングパッド29上のパッシ
ベーション膜28をエッチングし、開口する。この時、ダ
イシングライン領域12のアライメントマーク27a 上のパ
ッシベーション膜28も、クラックを防止するためにエッ
チングされるので、アライメントマーク27a はオーバー
エッチングされ露出する。
【００１３】上記したようにパッド開口工程に際してア
ライメントマーク27a が側面までオーバーエッチングさ
れて露出すると、その後の工程で、図１５に示すように
アライメントマーク27a が剥がれてしまうことがたびた
び起きる。アライメントマーク27a が剥がれた結果、ヒ
ューズブロー用のアライメントマーク27a を検出できな
くなり、ヒューズブローができなくなると言う問題が発
生する。
ライメントマーク27a が側面までオーバーエッチングさ
れて露出すると、その後の工程で、図１５に示すように
アライメントマーク27a が剥がれてしまうことがたびた
び起きる。アライメントマーク27a が剥がれた結果、ヒ
ューズブロー用のアライメントマーク27a を検出できな
くなり、ヒューズブローができなくなると言う問題が発
生する。
【００１４】また、図１４に示した工程の後に、バンプ
（電極形成）工程を行うと、別の問題点も発生する。こ
れについて、図１６乃至図１７を参照して説明する。
（電極形成）工程を行うと、別の問題点も発生する。こ
れについて、図１６乃至図１７を参照して説明する。
【００１５】図１４に示した工程の後、図１６に示すよ
うに、Ti／Ni／Pdのようなバリアメタル30を堆積し、バ
ンプを形成しようとするボンデイングパッド29の上方の
バリアメタル30を開口するようにフォトレジスト31を形
成する。そして、電解メッキ法などの手法により、ボン
デイングパッド29上のバリアメタル30上にAuバンプ32を
成長させる。
うに、Ti／Ni／Pdのようなバリアメタル30を堆積し、バ
ンプを形成しようとするボンデイングパッド29の上方の
バリアメタル30を開口するようにフォトレジスト31を形
成する。そして、電解メッキ法などの手法により、ボン
デイングパッド29上のバリアメタル30上にAuバンプ32を
成長させる。
【００１６】次に、図１７に示すように、フォトレジス
ト31を除去した後、パッシベーション膜28上に露出して
いるバリアメタル30を王水、エチレンジアミンテトラ酢
酸などの溶液で除去し、Auバンプ32は残す。
ト31を除去した後、パッシベーション膜28上に露出して
いるバリアメタル30を王水、エチレンジアミンテトラ酢
酸などの溶液で除去し、Auバンプ32は残す。
【００１７】この際、これまでの工程で第４アルミのみ
で形成されたアライメントマーク27a は、電気的にフロ
ーティング状態になっており、チャージアップが可能な
状態になっている。したがって、図１７に示したよう
に、パッシベーション膜28上に露出しているバリアメタ
ル30を王水、エチレンジアミンテトラ酢酸などの溶液で
除去する時に、前記アライメントマーク27a がチャージ
アップした状態になっていると、バリアメタル30下のア
ルミ（アライメントマーク27a ）までエッチングされて
しまう。
で形成されたアライメントマーク27a は、電気的にフロ
ーティング状態になっており、チャージアップが可能な
状態になっている。したがって、図１７に示したよう
に、パッシベーション膜28上に露出しているバリアメタ
ル30を王水、エチレンジアミンテトラ酢酸などの溶液で
除去する時に、前記アライメントマーク27a がチャージ
アップした状態になっていると、バリアメタル30下のア
ルミ（アライメントマーク27a ）までエッチングされて
しまう。
【００１８】これにより、これまでの工程で形成された
アライメントマーク27a が腐食状態のアライメントマー
ク33になってしまう。したがって、ヒューズブロー用の
アライメントマーク33を検出できなくなり、ヒューズブ
ローができなくなるという問題が発生する。
アライメントマーク27a が腐食状態のアライメントマー
ク33になってしまう。したがって、ヒューズブロー用の
アライメントマーク33を検出できなくなり、ヒューズブ
ローができなくなるという問題が発生する。
【００１９】
【発明が解決しようとする課題】上記したように従来の
半導体装置は、パッド開口工程に際してアライメントマ
ークが側面までオーバーエッチングされて露出し、その
後の工程でアライメントマークが剥がれてしまうことが
たびたび起き、ヒューズブロー時にヒューズブロー用の
アライメントマークを検出できなくなり、ヒューズブロ
ーができなくなるという問題があった。
半導体装置は、パッド開口工程に際してアライメントマ
ークが側面までオーバーエッチングされて露出し、その
後の工程でアライメントマークが剥がれてしまうことが
たびたび起き、ヒューズブロー時にヒューズブロー用の
アライメントマークを検出できなくなり、ヒューズブロ
ーができなくなるという問題があった。
【００２０】また、バンプ工程に際して、バンプ電極部
以外の領域に露出しているバリアメタルを溶液で除去す
る時にバリアメタル下のアライメントマークまでエッチ
ングされ、ヒューズブロー時にヒューズブロー用のアラ
イメントマークを検出できなくなり、ヒューズブローが
できなくなるという問題があった。
以外の領域に露出しているバリアメタルを溶液で除去す
る時にバリアメタル下のアライメントマークまでエッチ
ングされ、ヒューズブロー時にヒューズブロー用のアラ
イメントマークを検出できなくなり、ヒューズブローが
できなくなるという問題があった。
【００２１】本発明は上記の問題点を解決すべくなされ
たもので、パッド開口工程に際してアライメントマーク
が側面までオーバーエッチングされて露出しても、その
後の工程でアライメントマークが剥がれてしまうことを
防止し、ヒューズブロー時にヒューズブロー用のアライ
メントマークの検出を可能とする半導体装置を提供する
ことを目的とする。
たもので、パッド開口工程に際してアライメントマーク
が側面までオーバーエッチングされて露出しても、その
後の工程でアライメントマークが剥がれてしまうことを
防止し、ヒューズブロー時にヒューズブロー用のアライ
メントマークの検出を可能とする半導体装置を提供する
ことを目的とする。
【００２２】また、本発明の他の目的は、バンプ電極部
以外の領域に露出しているバリアメタルを溶液で除去す
る時にバリアメタル下のアライメントマークまでエッチ
ングされてしまうことを防止し、ヒューズブロー時にヒ
ューズブロー用のアライメントマークの検出を可能とす
る半導体装置を提供することにある。
以外の領域に露出しているバリアメタルを溶液で除去す
る時にバリアメタル下のアライメントマークまでエッチ
ングされてしまうことを防止し、ヒューズブロー時にヒ
ューズブロー用のアライメントマークの検出を可能とす
る半導体装置を提供することにある。
【００２３】
【課題を解決するための手段】本発明の第１の半導体装
置は、半導体基板と、前記半導体基板上に形成された多
層配線の最上層に形成されたアライメントマークと、前
記アライメントマークの下層の絶縁層に形成されたコン
タクトホールに埋め込み形成され、前記アライメントマ
ークがコンタクトしたプラグとを具備することを特徴と
する。
置は、半導体基板と、前記半導体基板上に形成された多
層配線の最上層に形成されたアライメントマークと、前
記アライメントマークの下層の絶縁層に形成されたコン
タクトホールに埋め込み形成され、前記アライメントマ
ークがコンタクトしたプラグとを具備することを特徴と
する。
【００２４】また、本発明の第２の半導体装置は、第１
の半導体装置において、前記プラグは導電体であり、前
記多層配線の最上層以外の下層に形成された配線を通し
て前記半導体基板に電気的に接続されていることを特徴
とする。
の半導体装置において、前記プラグは導電体であり、前
記多層配線の最上層以外の下層に形成された配線を通し
て前記半導体基板に電気的に接続されていることを特徴
とする。
【００２５】
【発明の実施の形態】以下、図面を参照して本発明の実
施の形態を詳細に説明する。
施の形態を詳細に説明する。
【００２６】＜第１の実施の形態＞図１乃至図８は、本
発明の第１の実施の形態に係るアライメントマークを４
層メタル配線構造を有するＬＳＩに適用した場合の製造
工程を示している。
発明の第１の実施の形態に係るアライメントマークを４
層メタル配線構造を有するＬＳＩに適用した場合の製造
工程を示している。
【００２７】まず、図１に示すように、シリコン基板11
上に素子分離領域13を形成し、さらに拡散層14のような
受動素子やＭＯＳＦＥＴ（ゲート電極を15で示す）よう
な能動素子を素子分離領域13以外の領域に形成する。な
お、12の領域は、後にダイシングラインとなるチップ間
領域であり、このダイシングライン領域12上に各種アラ
イメントマークが配置される。
上に素子分離領域13を形成し、さらに拡散層14のような
受動素子やＭＯＳＦＥＴ（ゲート電極を15で示す）よう
な能動素子を素子分離領域13以外の領域に形成する。な
お、12の領域は、後にダイシングラインとなるチップ間
領域であり、このダイシングライン領域12上に各種アラ
イメントマークが配置される。
【００２８】次に、図２に示すように、BPSG膜のような
第１層間絶縁膜16を堆積し、ＣＭＰ法を用いて第１層間
絶縁膜16を平坦化する。その後、フォトリソグラフイー
法を用いて、拡散層14上やＭＯＳＦＥＴのソース領域あ
るいはドレイン領域上に対応して第１層間絶縁膜16に第
１コンタクトホールを開口し、第１タングステン17をＣ
ＶＤ法を用いてコンタクトホールに埋め込む。この際、
ダイシングライン領域12の第１層間絶縁膜16にも第１コ
ンタクトホールを開口し、第１タングステン17を埋め込
む。
第１層間絶縁膜16を堆積し、ＣＭＰ法を用いて第１層間
絶縁膜16を平坦化する。その後、フォトリソグラフイー
法を用いて、拡散層14上やＭＯＳＦＥＴのソース領域あ
るいはドレイン領域上に対応して第１層間絶縁膜16に第
１コンタクトホールを開口し、第１タングステン17をＣ
ＶＤ法を用いてコンタクトホールに埋め込む。この際、
ダイシングライン領域12の第１層間絶縁膜16にも第１コ
ンタクトホールを開口し、第１タングステン17を埋め込
む。
【００２９】さらに、第１アルミ18を全面に堆積し、フ
ォトリソグラフイー法を用いて所定の形状にパターニン
グすることにより、第１アルミ18からなる配線を形成す
るとともに、ダイシングライン領域12の第１コンタクト
ホールに埋め込まれた第１タングステン17上にも接続パ
ターン部18a を形成する。
ォトリソグラフイー法を用いて所定の形状にパターニン
グすることにより、第１アルミ18からなる配線を形成す
るとともに、ダイシングライン領域12の第１コンタクト
ホールに埋め込まれた第１タングステン17上にも接続パ
ターン部18a を形成する。
【００３０】次に、図３に示すように、ＳｉＯ2 膜のよ
うな第２層間絶縁膜19を堆積し、ＣＭＰ法を用いて第２
層間絶縁膜19を平坦化する。その後、フォトリソグラフ
イ一法を用いて、前記第１アルミ18からなる配線および
接続パターン部18a 上に対応して第２層間絶縁膜19に第
２コンタクトホールを開口し、第２タングステン20をＣ
ＶＤ法を用いてコンタクトホールに埋め込む。
うな第２層間絶縁膜19を堆積し、ＣＭＰ法を用いて第２
層間絶縁膜19を平坦化する。その後、フォトリソグラフ
イ一法を用いて、前記第１アルミ18からなる配線および
接続パターン部18a 上に対応して第２層間絶縁膜19に第
２コンタクトホールを開口し、第２タングステン20をＣ
ＶＤ法を用いてコンタクトホールに埋め込む。
【００３１】さらに、第２アルミ21を全面に堆積し、フ
ォトリソグラフイー法を用いて所定の形状にパターニン
グすることにより、第２アルミ21からなる配線を形成す
るとともに、ダイシングライン領域12の第２コンタクト
ホールに埋め込まれた第２タングステン20上にも接続パ
ターン部21a を形成する。
ォトリソグラフイー法を用いて所定の形状にパターニン
グすることにより、第２アルミ21からなる配線を形成す
るとともに、ダイシングライン領域12の第２コンタクト
ホールに埋め込まれた第２タングステン20上にも接続パ
ターン部21a を形成する。
【００３２】次に、図４に示すように、ＳｉＯ2 膜のよ
うな第３層間絶縁膜22を堆積し、ＣＭＰ法を用いて第３
層間絶縁膜22を平坦化する。その後、フォトリソグラフ
イ一法を用いて、前記第２アルミ21からなる配線および
接続パターン部21a 上に対応して第３層間絶縁膜22に第
３コンタクトホールを開口し、第３タングステン23をＣ
ＶＤ法を用いてコンタクトホールに埋め込む。
うな第３層間絶縁膜22を堆積し、ＣＭＰ法を用いて第３
層間絶縁膜22を平坦化する。その後、フォトリソグラフ
イ一法を用いて、前記第２アルミ21からなる配線および
接続パターン部21a 上に対応して第３層間絶縁膜22に第
３コンタクトホールを開口し、第３タングステン23をＣ
ＶＤ法を用いてコンタクトホールに埋め込む。
【００３３】さらに、第３アルミ24を全面に堆積し、フ
ォトリソグラフイー法を用いて所定の形状にパターニン
グすることにより、第３アルミ24からなる配線を形成す
るとともに、ダイシングライン領域12の第３コンタクト
ホールに埋め込まれた第３タングステン23上にも接続パ
ターン部24a を形成する。
ォトリソグラフイー法を用いて所定の形状にパターニン
グすることにより、第３アルミ24からなる配線を形成す
るとともに、ダイシングライン領域12の第３コンタクト
ホールに埋め込まれた第３タングステン23上にも接続パ
ターン部24a を形成する。
【００３４】次に、図５に示すように、ＳｉＯ2 膜のよ
うな第４層間絶縁膜25を堆積し、ＣＭＰ法を用いて第４
層間絶縁膜25を平坦化する。その後、フォトリソグラフ
イー法を用いて、前記第３アルミ24からなる配線および
接続パターン部24a 上に対応して第４層間絶縁膜25に第
４コンタクトホールを開口し、第４タングステン26をＣ
ＶＤ法を用いてコンタクトホールに埋め込む。
うな第４層間絶縁膜25を堆積し、ＣＭＰ法を用いて第４
層間絶縁膜25を平坦化する。その後、フォトリソグラフ
イー法を用いて、前記第３アルミ24からなる配線および
接続パターン部24a 上に対応して第４層間絶縁膜25に第
４コンタクトホールを開口し、第４タングステン26をＣ
ＶＤ法を用いてコンタクトホールに埋め込む。
【００３５】さらに、第４アルミ27を全面に堆積し、フ
ォトリソグラフイー法を用いて所定の形状にパターニン
グすることにより、第４アルミ27からなるメタルヒュー
ズあるいはボンデイングパッドを形成するとともに、ダ
イシングライン領域12の第４コンタクトホールに埋め込
まれた第４タングステン26上にはアライメントマーク27
a を形成する。
ォトリソグラフイー法を用いて所定の形状にパターニン
グすることにより、第４アルミ27からなるメタルヒュー
ズあるいはボンデイングパッドを形成するとともに、ダ
イシングライン領域12の第４コンタクトホールに埋め込
まれた第４タングステン26上にはアライメントマーク27
a を形成する。
【００３６】この段階で、アライメントマーク27a は、
下層のコンタクトホールに埋め込まれた導電性のプラグ
にコンタクトしており、しかも、このプラグおよび下層
のアルミ配線（接続パターン）を通してシリコン基板51
に電気的に接続された構造となっている。
下層のコンタクトホールに埋め込まれた導電性のプラグ
にコンタクトしており、しかも、このプラグおよび下層
のアルミ配線（接続パターン）を通してシリコン基板51
に電気的に接続された構造となっている。
【００３７】次に、図６に示すように、Ｓｉ3 Ｎ4 膜の
ようなパッシベーション膜28を堆積し、フォトリソグラ
フイー法を用いて、ボンデイングパッド29上のパッシベ
ーション膜28をエッチングし、開口する。この時、ダイ
シングライン領域12のアライメントマーク27a 上のパッ
シベーション膜28も、クラックを防止するためにエッチ
ングされるので、アライメントマーク27a はオーバーエ
ッチングされ露出する。
ようなパッシベーション膜28を堆積し、フォトリソグラ
フイー法を用いて、ボンデイングパッド29上のパッシベ
ーション膜28をエッチングし、開口する。この時、ダイ
シングライン領域12のアライメントマーク27a 上のパッ
シベーション膜28も、クラックを防止するためにエッチ
ングされるので、アライメントマーク27a はオーバーエ
ッチングされ露出する。
【００３８】上記したようにアライメントマーク27a が
側面までオーバーエッチングされて露出したとしても、
アライメントマーク27a は下層のコンタクトホールに埋
め込まれた導電性プラグに連なった構造となっているの
で、その後の工程でアライメントマーク27a が剥がれて
しまうような問題は起きない。
側面までオーバーエッチングされて露出したとしても、
アライメントマーク27a は下層のコンタクトホールに埋
め込まれた導電性プラグに連なった構造となっているの
で、その後の工程でアライメントマーク27a が剥がれて
しまうような問題は起きない。
【００３９】即ち、上記第１の実施の形態のＬＳＩによ
れば、最上層のメタル配線層で形成されているアライメ
ントマーク27a は、下層の導電性プラグに連なった構造
を有するので、アライメントマーク27a の形成後の工程
でアライメントマーク27a が剥がれてしまうような問題
は起きない。
れば、最上層のメタル配線層で形成されているアライメ
ントマーク27a は、下層の導電性プラグに連なった構造
を有するので、アライメントマーク27a の形成後の工程
でアライメントマーク27a が剥がれてしまうような問題
は起きない。
【００４０】したがって、ヒューズブロー用のアライメ
ントマーク27a を検出できなくなるおそれはなくなり、
ヒューズブローができなくなるという問題は発生しな
い。
ントマーク27a を検出できなくなるおそれはなくなり、
ヒューズブローができなくなるという問題は発生しな
い。
【００４１】＜第２の実施の形態＞第２の実施の形態で
は、第１の実施の形態によりアライメントマーク27a を
形成した後、バンプ電極形成工程を行う。
は、第１の実施の形態によりアライメントマーク27a を
形成した後、バンプ電極形成工程を行う。
【００４２】図１乃至図８は、本発明の第２の実施の形
態に係るアライメントマークを４層メタル配線構造を有
するＬＳＩに適用した場合の製造工程を示している。
態に係るアライメントマークを４層メタル配線構造を有
するＬＳＩに適用した場合の製造工程を示している。
【００４３】即ち、第１の実施の形態で説明した図１乃
至図６に示したような工程を経た後、図７に示すよう
に、Ti／Ni／Pdのようなバリアメタル30を堆積し、バン
プを形成しようとするボンデイングパッド29の上方のバ
リアメタル30を開口するようにフォトレジスト31を形成
する。そして、電解メッキ法などの手法により、ボンデ
イングパッド29上のバリアメタル30上にAuバンプ32を成
長させる。
至図６に示したような工程を経た後、図７に示すよう
に、Ti／Ni／Pdのようなバリアメタル30を堆積し、バン
プを形成しようとするボンデイングパッド29の上方のバ
リアメタル30を開口するようにフォトレジスト31を形成
する。そして、電解メッキ法などの手法により、ボンデ
イングパッド29上のバリアメタル30上にAuバンプ32を成
長させる。
【００４４】次に、図８に示すように、フォトレジスト
31を除去した後、パッシベーション膜28上に露出してい
るバリアメタル30を王水、エチレンジアミンテトラ酢酸
などの溶液で除去し、Auバンプ32は残す。
31を除去した後、パッシベーション膜28上に露出してい
るバリアメタル30を王水、エチレンジアミンテトラ酢酸
などの溶液で除去し、Auバンプ32は残す。
【００４５】この際、図６までの工程でアライメントマ
ーク27a は、下層のコンタクトホールに埋め込まれた導
電性プラグおよび下層のアルミ配線（接続パターン）を
通してシリコン基板11に電気的に接続された（接地され
た）構造となっている。
ーク27a は、下層のコンタクトホールに埋め込まれた導
電性プラグおよび下層のアルミ配線（接続パターン）を
通してシリコン基板11に電気的に接続された（接地され
た）構造となっている。
【００４６】したがって、前記アライメントマーク27a
はチャージアップしないので、図８に示したように、パ
ッシベーション膜28上に露出しているバリアメタル30を
王水、エチレンジアミンテトラ酢酸などの溶液で除去す
る時に、バリアメタル30下のアルミからなるアライメン
トマークはエッチングされることがなく、アライメント
マークが腐食することはない。したがって、ヒューズブ
ロー用のアライメントマーク27a を検出できなくなって
ヒューズブローができなくなるという問題を回避するこ
とができる。
はチャージアップしないので、図８に示したように、パ
ッシベーション膜28上に露出しているバリアメタル30を
王水、エチレンジアミンテトラ酢酸などの溶液で除去す
る時に、バリアメタル30下のアルミからなるアライメン
トマークはエッチングされることがなく、アライメント
マークが腐食することはない。したがって、ヒューズブ
ロー用のアライメントマーク27a を検出できなくなって
ヒューズブローができなくなるという問題を回避するこ
とができる。
【００４７】即ち、上記第２の実施の形態のＬＳＩによ
れば、最上層のメタル配線層で形成されているアライメ
ントマークは、下層のコンタクトホールに埋め込まれた
導電性プラグおよび下層のアルミ配線（接続パターン）
を通してシリコン基板11に電気的に接続された（接地さ
れた）構造を有する。
れば、最上層のメタル配線層で形成されているアライメ
ントマークは、下層のコンタクトホールに埋め込まれた
導電性プラグおよび下層のアルミ配線（接続パターン）
を通してシリコン基板11に電気的に接続された（接地さ
れた）構造を有する。
【００４８】したがって、ボンデイングパッド形成以降
の工程でアライメントマークが剥がれたり、バンプ形成
工程でのチャージアップによりアライメントマークが腐
食するといった問題を回避することができる。
の工程でアライメントマークが剥がれたり、バンプ形成
工程でのチャージアップによりアライメントマークが腐
食するといった問題を回避することができる。
【００４９】
【発明の効果】上述したように本発明の半導体装置によ
れば、パッド開口工程に際してアライメントマークが側
面までオーバーエッチングされて露出しても、その後の
工程でアライメントマークが剥がれてしまうことを防止
し、ヒューズブロー時にヒューズブロー用のアライメン
トマークの検出を可能とすることができる。
れば、パッド開口工程に際してアライメントマークが側
面までオーバーエッチングされて露出しても、その後の
工程でアライメントマークが剥がれてしまうことを防止
し、ヒューズブロー時にヒューズブロー用のアライメン
トマークの検出を可能とすることができる。
【００５０】また、本発明の半導体装置によれば、バン
プ電極部以外の領域に露出しているバリアメタルを溶液
で除去する時にバリアメタル下のアライメントマークま
でエッチングされてしまうことを防止し、ヒューズブロ
ー時にヒューズブロー用のアライメントマークの検出を
可能とすることができる。
プ電極部以外の領域に露出しているバリアメタルを溶液
で除去する時にバリアメタル下のアライメントマークま
でエッチングされてしまうことを防止し、ヒューズブロ
ー時にヒューズブロー用のアライメントマークの検出を
可能とすることができる。
【００５１】即ち、請求項１およびそれに従属する請求
項の発明によれば、アライメントマークが下層のコンタ
クトホールに埋め込まれたプラグと接続されているの
で、ボンデイングパッド開口時にアライメントマークが
側面までオーバーエッチングされて露出されたとして
も、その後の工程でアライメントマークが剥がれてしま
うような問題は起きない。
項の発明によれば、アライメントマークが下層のコンタ
クトホールに埋め込まれたプラグと接続されているの
で、ボンデイングパッド開口時にアライメントマークが
側面までオーバーエッチングされて露出されたとして
も、その後の工程でアライメントマークが剥がれてしま
うような問題は起きない。
【００５２】請求項２およびそれに従属する請求項の発
明によれば、アライメントマークは、導電性プラグおよ
び下層の配線を通して半導体基板に電気的に接続された
（接地された）状態となっていてチャージアップしない
ので、アライメントマーク上のバリアメタルを溶液で除
去する工程時にアライメントマークまでエッチングされ
ることがない。
明によれば、アライメントマークは、導電性プラグおよ
び下層の配線を通して半導体基板に電気的に接続された
（接地された）状態となっていてチャージアップしない
ので、アライメントマーク上のバリアメタルを溶液で除
去する工程時にアライメントマークまでエッチングされ
ることがない。
【００５３】請求項５の発明によれば、アライメントマ
ークは、導電性プラグおよび下層の配線を通して半導体
基板に電気的に接続された（接地された）状態となって
いてチャージアップしないので、バンプ工程に際して、
バンプ電極部以外の領域に露出しているバリアメタルを
溶液で除去する時にバリアメタル下のアライメントマー
クまでエッチングされることがない。
ークは、導電性プラグおよび下層の配線を通して半導体
基板に電気的に接続された（接地された）状態となって
いてチャージアップしないので、バンプ工程に際して、
バンプ電極部以外の領域に露出しているバリアメタルを
溶液で除去する時にバリアメタル下のアライメントマー
クまでエッチングされることがない。
【図１】本発明の第１の実施の形態に係る半導体装置の
製造工程の一部を示す断面図。
製造工程の一部を示す断面図。
【図２】図１の工程に続く工程を示す断面図。
【図３】図２の工程に続く工程を示す断面図。
【図４】図３の工程に続く工程を示す断面図。
【図５】図４の工程に続く工程を示す断面図。
【図６】図５の工程に続く工程を示す断面図。
【図７】本発明の第２の実施の形態に係る半導体装置の
製造工程の一部を示す断面図。
製造工程の一部を示す断面図。
【図８】図７の工程に続く工程を示す断面図。
【図９】従来の半導体装置の製造工程の一部を示す断面
図。
図。
【図１０】図９の工程に続く工程を示す断面図。
【図１１】図１０の工程に続く工程を示す断面図。
【図１２】図１１の工程に続く工程を示す断面図。
【図１３】図１２の工程に続く工程を示す断面図。
【図１４】図１３の工程に続く工程を示す断面図。
【図１５】図１４の工程に続く工程を示す断面図。
【図１６】図１５の工程に続く工程を示す断面図。
【図１７】図１６の工程に続く工程を示す断面図。
11…シリコン基板、 12…ダイシングライン領域、 13…素子分離領域、 14…拡散層、 15…ＭＯＳＦＥＴのゲート電極、 16…第１層間絶縁膜、 17…第１タングステン、 18…第１アルミ、 19…第２層間絶縁膜、 20…第２タングステン、 21…第２アルミ、 22…第３層間絶縁膜、 23…第３タングステン、 24…第３アルミ、 25…第４層間絶縁膜、 26…第４タングステン、 27…第４アルミ、 27a …第４アルミ（アライメントマーク）、 28…パッシベーション膜、 29…ボンデイングパッド、 30…バリアメタル、 32…Auバンプ。
Claims (5)
- 【請求項１】 半導体基板と、 前記半導体基板上に形成された多層配線の最上層に形成
されたアライメントマークと、 前記アライメントマークの下層の絶縁層に形成されたコ
ンタクトホールに埋め込み形成され、前記アライメント
マークがコンタクトしたプラグとを具備することを特徴
とする半導体装置。 - 【請求項２】 前記プラグは導電体であり、前記多層配
線の最上層以外の下層に形成された配線を通して前記半
導体基板に電気的に接続されていることを特徴とする請
求項１記載の半導体装置。 - 【請求項３】 前記多層配線上に形成されたパッシベー
ション膜をさらに具備し、前記パッシベーション膜のう
ちの前記アライメントマーク上に対応する部分は除去さ
れていることを特徴とする請求項１または２記載の半導
体装置。 - 【請求項４】 前記多層配線の最上層に形成されたボン
デイングパッドと、 前記多層配線上に形成されたパッシベーション膜とをさ
らに具備し、前記パッシベーション膜のうちの前記ボン
デイングパッド上に対応する部分は除去されていること
を特徴とする１乃至３のいずれか１項に記載の半導体装
置。 - 【請求項５】 前記ボンデイングパッド上に形成された
バンプをさらに具備することを特徴とする請求項４記載
の半導体装置。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP18187899A JP4037561B2 (ja) | 1999-06-28 | 1999-06-28 | 半導体装置の製造方法 |
| CN00122585.5A CN1199265C (zh) | 1999-06-28 | 2000-06-28 | 半导体器件 |
| US09/604,791 US6392300B1 (en) | 1999-06-28 | 2000-06-28 | Semiconductor device having an alignment mark formed on the uppermost layer of a multilayer wire |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP18187899A JP4037561B2 (ja) | 1999-06-28 | 1999-06-28 | 半導体装置の製造方法 |
Publications (3)
| Publication Number | Publication Date |
|---|---|
| JP2001015403A true JP2001015403A (ja) | 2001-01-19 |
| JP2001015403A5 JP2001015403A5 (ja) | 2005-04-28 |
| JP4037561B2 JP4037561B2 (ja) | 2008-01-23 |
Family
ID=16108456
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP18187899A Expired - Fee Related JP4037561B2 (ja) | 1999-06-28 | 1999-06-28 | 半導体装置の製造方法 |
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|---|---|
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| CN (1) | CN1199265C (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100451506B1 (ko) * | 2001-12-24 | 2004-10-06 | 주식회사 하이닉스반도체 | 오버레이 마크의 구조 및 형성 방법 |
| US7161231B2 (en) | 2003-09-30 | 2007-01-09 | Kabushiki Kaisha Toshiba | Semiconductor device which prevents peeling of low-permittivity film by using multilevel interconnection |
| JP2007035926A (ja) * | 2005-07-27 | 2007-02-08 | Denso Corp | 半導体装置およびその製造方法 |
| TWI394260B (zh) * | 2007-10-31 | 2013-04-21 | Adl Engineering Inc | 具有多晶粒之半導體元件封裝結構及其方法 |
| CN105845659A (zh) * | 2015-01-15 | 2016-08-10 | 中芯国际集成电路制造(上海)有限公司 | 引线焊垫结构及其形成方法 |
Families Citing this family (34)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7381642B2 (en) | 2004-09-23 | 2008-06-03 | Megica Corporation | Top layers of metal for integrated circuits |
| US7405149B1 (en) * | 1998-12-21 | 2008-07-29 | Megica Corporation | Post passivation method for semiconductor chip or wafer |
| US6965165B2 (en) * | 1998-12-21 | 2005-11-15 | Mou-Shiung Lin | Top layers of metal for high performance IC's |
| US6784516B1 (en) * | 2000-10-06 | 2004-08-31 | International Business Machines Corporation | Insulative cap for laser fusing |
| US6559042B2 (en) * | 2001-06-28 | 2003-05-06 | International Business Machines Corporation | Process for forming fusible links |
| US7053495B2 (en) * | 2001-09-17 | 2006-05-30 | Matsushita Electric Industrial Co., Ltd. | Semiconductor integrated circuit device and method for fabricating the same |
| US20030071323A1 (en) * | 2001-10-15 | 2003-04-17 | Taiwan Semiconductor Manufacturing Co., Ltd. | Microelectronic fabrication with upper lying aluminum fuse layer in copper interconnect semiconductor technology and method for fabrication thereof |
| KR100429881B1 (ko) * | 2001-11-02 | 2004-05-03 | 삼성전자주식회사 | 셀 영역 위에 퓨즈 회로부가 있는 반도체 소자 및 그제조방법 |
| US6614091B1 (en) * | 2002-03-13 | 2003-09-02 | Motorola, Inc. | Semiconductor device having a wire bond pad and method therefor |
| TW531776B (en) * | 2002-03-21 | 2003-05-11 | Nanya Technology Corp | Metal pad structure suitable for connection pad and inspection pad |
| TWI272641B (en) * | 2002-07-16 | 2007-02-01 | Semiconductor Energy Lab | Method of manufacturing a semiconductor device |
| JP4357862B2 (ja) * | 2003-04-09 | 2009-11-04 | シャープ株式会社 | 半導体装置 |
| US6717270B1 (en) * | 2003-04-09 | 2004-04-06 | Motorola, Inc. | Integrated circuit die I/O cells |
| US6787443B1 (en) * | 2003-05-20 | 2004-09-07 | Intel Corporation | PCB design and method for providing vented blind vias |
| US6975040B2 (en) * | 2003-10-28 | 2005-12-13 | Agere Systems Inc | Fabricating semiconductor chips |
| CN100382263C (zh) * | 2004-03-05 | 2008-04-16 | 沈育浓 | 具有多层布线结构的半导体晶片装置及其封装方法 |
| JP4689244B2 (ja) * | 2004-11-16 | 2011-05-25 | ルネサスエレクトロニクス株式会社 | 半導体装置 |
| US8405216B2 (en) * | 2005-06-29 | 2013-03-26 | Taiwan Semiconductor Manufacturing Company, Ltd. | Interconnect structure for integrated circuits |
| JP2007123509A (ja) * | 2005-10-27 | 2007-05-17 | Seiko Epson Corp | 半導体装置およびその製造方法 |
| KR100660893B1 (ko) * | 2005-11-22 | 2006-12-26 | 삼성전자주식회사 | 정렬 마크막을 구비하는 반도체 소자 및 그 제조 방법 |
| KR100735757B1 (ko) * | 2006-01-12 | 2007-07-06 | 삼성전자주식회사 | 퓨즈 영역 및 그의 제조방법 |
| US7692230B2 (en) * | 2006-12-06 | 2010-04-06 | Taiwan Semiconductor Manufacturing Co. Ltd. | MRAM cell structure |
| US7964934B1 (en) * | 2007-05-22 | 2011-06-21 | National Semiconductor Corporation | Fuse target and method of forming the fuse target in a copper process flow |
| US8030733B1 (en) | 2007-05-22 | 2011-10-04 | National Semiconductor Corporation | Copper-compatible fuse target |
| JP5064157B2 (ja) * | 2007-09-18 | 2012-10-31 | 新光電気工業株式会社 | 半導体装置の製造方法 |
| JP5268618B2 (ja) | 2008-12-18 | 2013-08-21 | 株式会社東芝 | 半導体装置 |
| US8278733B2 (en) * | 2009-08-25 | 2012-10-02 | Mediatek Inc. | Bonding pad structure and integrated circuit chip using such bonding pad structure |
| US8896136B2 (en) | 2010-06-30 | 2014-11-25 | Taiwan Semiconductor Manufacturing Company, Ltd. | Alignment mark and method of formation |
| CN102157497B (zh) * | 2011-01-26 | 2016-03-09 | 上海华虹宏力半导体制造有限公司 | 多层堆栈的半导体器件的结构及形成方法 |
| JP5953974B2 (ja) * | 2011-09-15 | 2016-07-20 | 富士通セミコンダクター株式会社 | 半導体装置及び半導体装置の製造方法 |
| JP2014216377A (ja) * | 2013-04-23 | 2014-11-17 | イビデン株式会社 | 電子部品とその製造方法及び多層プリント配線板の製造方法 |
| CN113394193B (zh) * | 2020-03-13 | 2022-03-22 | 长鑫存储技术有限公司 | 半导体结构及其形成方法、激光熔丝的熔断方法 |
| JP2022121116A (ja) * | 2021-02-08 | 2022-08-19 | ローム株式会社 | 半導体素子、当該半導体素子を備えた半導体装置、および、半導体素子の製造方法 |
| CN115831865A (zh) * | 2023-02-24 | 2023-03-21 | 广州粤芯半导体技术有限公司 | 一种减小晶圆标记区域电弧放电的结构及方法 |
Family Cites Families (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3512225B2 (ja) * | 1994-02-28 | 2004-03-29 | 株式会社日立製作所 | 多層配線基板の製造方法 |
| US5976971A (en) * | 1995-07-19 | 1999-11-02 | Ricoh Company, Ltd. | Fabrication process of a semiconductor device having an interconnection structure |
| JP2956571B2 (ja) * | 1996-03-07 | 1999-10-04 | 日本電気株式会社 | 半導体装置 |
| US5783490A (en) | 1997-04-21 | 1998-07-21 | Vanguard International Semiconductor Corporation | Photolithography alignment mark and manufacturing method |
| US5933744A (en) * | 1998-04-02 | 1999-08-03 | Taiwan Semiconductor Manufacturing Co., Ltd. | Alignment method for used in chemical mechanical polishing process |
-
1999
- 1999-06-28 JP JP18187899A patent/JP4037561B2/ja not_active Expired - Fee Related
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2000
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Cited By (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100451506B1 (ko) * | 2001-12-24 | 2004-10-06 | 주식회사 하이닉스반도체 | 오버레이 마크의 구조 및 형성 방법 |
| US7161231B2 (en) | 2003-09-30 | 2007-01-09 | Kabushiki Kaisha Toshiba | Semiconductor device which prevents peeling of low-permittivity film by using multilevel interconnection |
| US7205637B2 (en) | 2003-09-30 | 2007-04-17 | Kabushiki Kaisha Toshiba | Semiconductor device with a multilevel interconnection connected to a guard ring and alignment mark |
| US7205636B2 (en) | 2003-09-30 | 2007-04-17 | Kabushiki Kaisha Toshiba | Semiconductor device with a multilevel interconnection connected to a guard ring |
| USRE43909E1 (en) | 2003-09-30 | 2013-01-08 | Kabushiki Kaisha Toshiba | Semiconductor device with a multilevel interconnection connected to a guard ring |
| JP2007035926A (ja) * | 2005-07-27 | 2007-02-08 | Denso Corp | 半導体装置およびその製造方法 |
| JP4501806B2 (ja) * | 2005-07-27 | 2010-07-14 | 株式会社デンソー | 半導体装置の製造方法 |
| TWI394260B (zh) * | 2007-10-31 | 2013-04-21 | Adl Engineering Inc | 具有多晶粒之半導體元件封裝結構及其方法 |
| CN105845659A (zh) * | 2015-01-15 | 2016-08-10 | 中芯国际集成电路制造(上海)有限公司 | 引线焊垫结构及其形成方法 |
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