JP2001015403A - 半導体装置 - Google Patents
半導体装置Info
- Publication number
- JP2001015403A JP2001015403A JP11181878A JP18187899A JP2001015403A JP 2001015403 A JP2001015403 A JP 2001015403A JP 11181878 A JP11181878 A JP 11181878A JP 18187899 A JP18187899 A JP 18187899A JP 2001015403 A JP2001015403 A JP 2001015403A
- Authority
- JP
- Japan
- Prior art keywords
- alignment mark
- contact hole
- aluminum
- semiconductor device
- interlayer insulating
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
- H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
- H01L23/525—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body with adaptable interconnections
- H01L23/5256—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body with adaptable interconnections comprising fuses, i.e. connections having their state changed from conductive to non-conductive
- H01L23/5258—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body with adaptable interconnections comprising fuses, i.e. connections having their state changed from conductive to non-conductive the change of state resulting from the use of an external beam, e.g. laser beam or ion beam
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/544—Marks applied to semiconductor devices or parts, e.g. registration marks, alignment structures, wafer maps
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2223/00—Details relating to semiconductor or other solid state devices covered by the group H01L23/00
- H01L2223/544—Marks applied to semiconductor devices or parts
- H01L2223/54426—Marks applied to semiconductor devices or parts for alignment
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2223/00—Details relating to semiconductor or other solid state devices covered by the group H01L23/00
- H01L2223/544—Marks applied to semiconductor devices or parts
- H01L2223/54453—Marks applied to semiconductor devices or parts for use prior to dicing
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2223/00—Details relating to semiconductor or other solid state devices covered by the group H01L23/00
- H01L2223/544—Marks applied to semiconductor devices or parts
- H01L2223/54453—Marks applied to semiconductor devices or parts for use prior to dicing
- H01L2223/5446—Located in scribe lines
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/0001—Technical content checked by a classifier
- H01L2924/0002—Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00
Landscapes
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
- Exposure Of Semiconductors, Excluding Electron Or Ion Beam Exposure (AREA)
- Exposure And Positioning Against Photoresist Photosensitive Materials (AREA)
- Design And Manufacture Of Integrated Circuits (AREA)
Abstract
側面までオーバーエッチングされて露出しても、その後
の工程でアライメントマークが剥がれてしまうことを防
止し、ヒューズブロー時にヒューズブロー用のアライメ
ントマークの検出を可能とする。 【解決手段】半導体基板11と、半導体基板上に形成され
た多層配線の最上層に形成されたアライメントマーク27
a と、アライメントマークの下層の絶縁層に形成された
コンタクトホールに埋め込み形成され、アライメントマ
ークがコンタクトしたプラグ26とを具備する。
Description
り、特に多層配線の最上層にアライメントマークが形成
された半導体装置に関する。
て、チップ全体が無欠陥であることを要求することは不
可能になっており、不良救済回路を内蔵した冗長構成
(リダンダンシー)を採用することがメモリLSIおよ
びメモリ混載LSIの常識となっている。
ためには、通常、テスターによって検出した不良セルの
番地を記憶した後、ポリシリコンやアルミなどの配線層
で形成されたヒューズをレーザーによって溶断(ブロ
ー)し、不良セルに替わってスペアセルが選択されるよ
うにする技術が一般的である。
わせのためのアライメントマークが最上層のメタル配線
層で形成されている。
4層メタル配線構造を有するLSIに適用した場合の従
来の製造工程を示している。
上に素子分離領域13を形成し、さらに拡散層14のような
受動素子やMOSFET(ゲート電極を15で示す)のよ
うな能動素子を素子分離領域13以外の領域に形成する。
なお、12の領域は、後にダイシングラインとなるチップ
間領域であり、このダイシングライン領域12上に各種ア
ライメントマークが配置される。
な第1層間絶縁膜16を堆積し、CMP(化学機械研磨)
法を用いて第1層間絶縁膜16を平坦化する。その後、フ
ォトリソグラフイー法を用いて第1コンタクトホールを
開口し、第1タングステン17をCVD(化学気相成長)
法を用いてコンタクトホールに埋め込む。さらに、第1
アルミ18を全面に堆積し、フォトリソグラフイー法を用
いて所定の形状にパターニングする。
ような第2層間絶縁膜19を堆積し、CMP法を用いて第
2層間絶縁膜19を平坦化する。その後、フォトリソグラ
フイ一法を用いて第2コンタクトホールを開口し、第2
タングステン20をCVD法を用いてコンタクトホールに
埋め込む。さらに、第2アルミ21を全面に堆積し、フォ
トリソグラフイー法を用いて所定の形状にパターニング
する。
ような第3層間絶縁膜22を堆積し、CMP法を用いて第
3層間絶縁膜22を平坦化する。その後、フォトリソグラ
フイ一法を用いて第3コンタクトホールを開口し、第3
タングステン23をCVD法を用いてコンタクトホールに
埋め込む。さらに、第3アルミ24を全面に堆積し、フォ
トリソグラフイー法を用いて所定の形状にパターニング
する。
ような第4層間絶縁膜25を堆積し、CMP法を用いて第
4層間絶縁膜25を平坦化する。その後、フォトリソグラ
フイー法を用いて第4コンタクトホールを開口し、第4
タングステン26をCVD法を用いてコンタクトホールに
埋め込む。さらに、第4アルミ27を全面に堆積し、フォ
トリソグラフイー法を用いて所定の形状にパターニング
する。
ヒューズあるいはボンデイングパッドが形成され、ま
た、第4アルミ27の一部27a がアライメントマークとな
る。
のようなパッシベーション膜28を堆積し、フォトリソグ
ラフイー法を用いて、ボンデイングパッド29上のパッシ
ベーション膜28をエッチングし、開口する。この時、ダ
イシングライン領域12のアライメントマーク27a 上のパ
ッシベーション膜28も、クラックを防止するためにエッ
チングされるので、アライメントマーク27a はオーバー
エッチングされ露出する。
ライメントマーク27a が側面までオーバーエッチングさ
れて露出すると、その後の工程で、図15に示すように
アライメントマーク27a が剥がれてしまうことがたびた
び起きる。アライメントマーク27a が剥がれた結果、ヒ
ューズブロー用のアライメントマーク27a を検出できな
くなり、ヒューズブローができなくなると言う問題が発
生する。
(電極形成)工程を行うと、別の問題点も発生する。こ
れについて、図16乃至図17を参照して説明する。
うに、Ti/Ni/Pdのようなバリアメタル30を堆積し、バ
ンプを形成しようとするボンデイングパッド29の上方の
バリアメタル30を開口するようにフォトレジスト31を形
成する。そして、電解メッキ法などの手法により、ボン
デイングパッド29上のバリアメタル30上にAuバンプ32を
成長させる。
ト31を除去した後、パッシベーション膜28上に露出して
いるバリアメタル30を王水、エチレンジアミンテトラ酢
酸などの溶液で除去し、Auバンプ32は残す。
で形成されたアライメントマーク27a は、電気的にフロ
ーティング状態になっており、チャージアップが可能な
状態になっている。したがって、図17に示したよう
に、パッシベーション膜28上に露出しているバリアメタ
ル30を王水、エチレンジアミンテトラ酢酸などの溶液で
除去する時に、前記アライメントマーク27a がチャージ
アップした状態になっていると、バリアメタル30下のア
ルミ(アライメントマーク27a )までエッチングされて
しまう。
アライメントマーク27a が腐食状態のアライメントマー
ク33になってしまう。したがって、ヒューズブロー用の
アライメントマーク33を検出できなくなり、ヒューズブ
ローができなくなるという問題が発生する。
半導体装置は、パッド開口工程に際してアライメントマ
ークが側面までオーバーエッチングされて露出し、その
後の工程でアライメントマークが剥がれてしまうことが
たびたび起き、ヒューズブロー時にヒューズブロー用の
アライメントマークを検出できなくなり、ヒューズブロ
ーができなくなるという問題があった。
以外の領域に露出しているバリアメタルを溶液で除去す
る時にバリアメタル下のアライメントマークまでエッチ
ングされ、ヒューズブロー時にヒューズブロー用のアラ
イメントマークを検出できなくなり、ヒューズブローが
できなくなるという問題があった。
たもので、パッド開口工程に際してアライメントマーク
が側面までオーバーエッチングされて露出しても、その
後の工程でアライメントマークが剥がれてしまうことを
防止し、ヒューズブロー時にヒューズブロー用のアライ
メントマークの検出を可能とする半導体装置を提供する
ことを目的とする。
以外の領域に露出しているバリアメタルを溶液で除去す
る時にバリアメタル下のアライメントマークまでエッチ
ングされてしまうことを防止し、ヒューズブロー時にヒ
ューズブロー用のアライメントマークの検出を可能とす
る半導体装置を提供することにある。
置は、半導体基板と、前記半導体基板上に形成された多
層配線の最上層に形成されたアライメントマークと、前
記アライメントマークの下層の絶縁層に形成されたコン
タクトホールに埋め込み形成され、前記アライメントマ
ークがコンタクトしたプラグとを具備することを特徴と
する。
の半導体装置において、前記プラグは導電体であり、前
記多層配線の最上層以外の下層に形成された配線を通し
て前記半導体基板に電気的に接続されていることを特徴
とする。
施の形態を詳細に説明する。
発明の第1の実施の形態に係るアライメントマークを4
層メタル配線構造を有するLSIに適用した場合の製造
工程を示している。
上に素子分離領域13を形成し、さらに拡散層14のような
受動素子やMOSFET(ゲート電極を15で示す)よう
な能動素子を素子分離領域13以外の領域に形成する。な
お、12の領域は、後にダイシングラインとなるチップ間
領域であり、このダイシングライン領域12上に各種アラ
イメントマークが配置される。
第1層間絶縁膜16を堆積し、CMP法を用いて第1層間
絶縁膜16を平坦化する。その後、フォトリソグラフイー
法を用いて、拡散層14上やMOSFETのソース領域あ
るいはドレイン領域上に対応して第1層間絶縁膜16に第
1コンタクトホールを開口し、第1タングステン17をC
VD法を用いてコンタクトホールに埋め込む。この際、
ダイシングライン領域12の第1層間絶縁膜16にも第1コ
ンタクトホールを開口し、第1タングステン17を埋め込
む。
ォトリソグラフイー法を用いて所定の形状にパターニン
グすることにより、第1アルミ18からなる配線を形成す
るとともに、ダイシングライン領域12の第1コンタクト
ホールに埋め込まれた第1タングステン17上にも接続パ
ターン部18a を形成する。
うな第2層間絶縁膜19を堆積し、CMP法を用いて第2
層間絶縁膜19を平坦化する。その後、フォトリソグラフ
イ一法を用いて、前記第1アルミ18からなる配線および
接続パターン部18a 上に対応して第2層間絶縁膜19に第
2コンタクトホールを開口し、第2タングステン20をC
VD法を用いてコンタクトホールに埋め込む。
ォトリソグラフイー法を用いて所定の形状にパターニン
グすることにより、第2アルミ21からなる配線を形成す
るとともに、ダイシングライン領域12の第2コンタクト
ホールに埋め込まれた第2タングステン20上にも接続パ
ターン部21a を形成する。
うな第3層間絶縁膜22を堆積し、CMP法を用いて第3
層間絶縁膜22を平坦化する。その後、フォトリソグラフ
イ一法を用いて、前記第2アルミ21からなる配線および
接続パターン部21a 上に対応して第3層間絶縁膜22に第
3コンタクトホールを開口し、第3タングステン23をC
VD法を用いてコンタクトホールに埋め込む。
ォトリソグラフイー法を用いて所定の形状にパターニン
グすることにより、第3アルミ24からなる配線を形成す
るとともに、ダイシングライン領域12の第3コンタクト
ホールに埋め込まれた第3タングステン23上にも接続パ
ターン部24a を形成する。
うな第4層間絶縁膜25を堆積し、CMP法を用いて第4
層間絶縁膜25を平坦化する。その後、フォトリソグラフ
イー法を用いて、前記第3アルミ24からなる配線および
接続パターン部24a 上に対応して第4層間絶縁膜25に第
4コンタクトホールを開口し、第4タングステン26をC
VD法を用いてコンタクトホールに埋め込む。
ォトリソグラフイー法を用いて所定の形状にパターニン
グすることにより、第4アルミ27からなるメタルヒュー
ズあるいはボンデイングパッドを形成するとともに、ダ
イシングライン領域12の第4コンタクトホールに埋め込
まれた第4タングステン26上にはアライメントマーク27
a を形成する。
下層のコンタクトホールに埋め込まれた導電性のプラグ
にコンタクトしており、しかも、このプラグおよび下層
のアルミ配線(接続パターン)を通してシリコン基板51
に電気的に接続された構造となっている。
ようなパッシベーション膜28を堆積し、フォトリソグラ
フイー法を用いて、ボンデイングパッド29上のパッシベ
ーション膜28をエッチングし、開口する。この時、ダイ
シングライン領域12のアライメントマーク27a 上のパッ
シベーション膜28も、クラックを防止するためにエッチ
ングされるので、アライメントマーク27a はオーバーエ
ッチングされ露出する。
側面までオーバーエッチングされて露出したとしても、
アライメントマーク27a は下層のコンタクトホールに埋
め込まれた導電性プラグに連なった構造となっているの
で、その後の工程でアライメントマーク27a が剥がれて
しまうような問題は起きない。
れば、最上層のメタル配線層で形成されているアライメ
ントマーク27a は、下層の導電性プラグに連なった構造
を有するので、アライメントマーク27a の形成後の工程
でアライメントマーク27a が剥がれてしまうような問題
は起きない。
ントマーク27a を検出できなくなるおそれはなくなり、
ヒューズブローができなくなるという問題は発生しな
い。
は、第1の実施の形態によりアライメントマーク27a を
形成した後、バンプ電極形成工程を行う。
態に係るアライメントマークを4層メタル配線構造を有
するLSIに適用した場合の製造工程を示している。
至図6に示したような工程を経た後、図7に示すよう
に、Ti/Ni/Pdのようなバリアメタル30を堆積し、バン
プを形成しようとするボンデイングパッド29の上方のバ
リアメタル30を開口するようにフォトレジスト31を形成
する。そして、電解メッキ法などの手法により、ボンデ
イングパッド29上のバリアメタル30上にAuバンプ32を成
長させる。
31を除去した後、パッシベーション膜28上に露出してい
るバリアメタル30を王水、エチレンジアミンテトラ酢酸
などの溶液で除去し、Auバンプ32は残す。
ーク27a は、下層のコンタクトホールに埋め込まれた導
電性プラグおよび下層のアルミ配線(接続パターン)を
通してシリコン基板11に電気的に接続された(接地され
た)構造となっている。
はチャージアップしないので、図8に示したように、パ
ッシベーション膜28上に露出しているバリアメタル30を
王水、エチレンジアミンテトラ酢酸などの溶液で除去す
る時に、バリアメタル30下のアルミからなるアライメン
トマークはエッチングされることがなく、アライメント
マークが腐食することはない。したがって、ヒューズブ
ロー用のアライメントマーク27a を検出できなくなって
ヒューズブローができなくなるという問題を回避するこ
とができる。
れば、最上層のメタル配線層で形成されているアライメ
ントマークは、下層のコンタクトホールに埋め込まれた
導電性プラグおよび下層のアルミ配線(接続パターン)
を通してシリコン基板11に電気的に接続された(接地さ
れた)構造を有する。
の工程でアライメントマークが剥がれたり、バンプ形成
工程でのチャージアップによりアライメントマークが腐
食するといった問題を回避することができる。
れば、パッド開口工程に際してアライメントマークが側
面までオーバーエッチングされて露出しても、その後の
工程でアライメントマークが剥がれてしまうことを防止
し、ヒューズブロー時にヒューズブロー用のアライメン
トマークの検出を可能とすることができる。
プ電極部以外の領域に露出しているバリアメタルを溶液
で除去する時にバリアメタル下のアライメントマークま
でエッチングされてしまうことを防止し、ヒューズブロ
ー時にヒューズブロー用のアライメントマークの検出を
可能とすることができる。
項の発明によれば、アライメントマークが下層のコンタ
クトホールに埋め込まれたプラグと接続されているの
で、ボンデイングパッド開口時にアライメントマークが
側面までオーバーエッチングされて露出されたとして
も、その後の工程でアライメントマークが剥がれてしま
うような問題は起きない。
明によれば、アライメントマークは、導電性プラグおよ
び下層の配線を通して半導体基板に電気的に接続された
(接地された)状態となっていてチャージアップしない
ので、アライメントマーク上のバリアメタルを溶液で除
去する工程時にアライメントマークまでエッチングされ
ることがない。
ークは、導電性プラグおよび下層の配線を通して半導体
基板に電気的に接続された(接地された)状態となって
いてチャージアップしないので、バンプ工程に際して、
バンプ電極部以外の領域に露出しているバリアメタルを
溶液で除去する時にバリアメタル下のアライメントマー
クまでエッチングされることがない。
製造工程の一部を示す断面図。
製造工程の一部を示す断面図。
図。
Claims (5)
- 【請求項1】 半導体基板と、 前記半導体基板上に形成された多層配線の最上層に形成
されたアライメントマークと、 前記アライメントマークの下層の絶縁層に形成されたコ
ンタクトホールに埋め込み形成され、前記アライメント
マークがコンタクトしたプラグとを具備することを特徴
とする半導体装置。 - 【請求項2】 前記プラグは導電体であり、前記多層配
線の最上層以外の下層に形成された配線を通して前記半
導体基板に電気的に接続されていることを特徴とする請
求項1記載の半導体装置。 - 【請求項3】 前記多層配線上に形成されたパッシベー
ション膜をさらに具備し、前記パッシベーション膜のう
ちの前記アライメントマーク上に対応する部分は除去さ
れていることを特徴とする請求項1または2記載の半導
体装置。 - 【請求項4】 前記多層配線の最上層に形成されたボン
デイングパッドと、 前記多層配線上に形成されたパッシベーション膜とをさ
らに具備し、前記パッシベーション膜のうちの前記ボン
デイングパッド上に対応する部分は除去されていること
を特徴とする1乃至3のいずれか1項に記載の半導体装
置。 - 【請求項5】 前記ボンデイングパッド上に形成された
バンプをさらに具備することを特徴とする請求項4記載
の半導体装置。
Priority Applications (3)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP18187899A JP4037561B2 (ja) | 1999-06-28 | 1999-06-28 | 半導体装置の製造方法 |
CN00122585.5A CN1199265C (zh) | 1999-06-28 | 2000-06-28 | 半导体器件 |
US09/604,791 US6392300B1 (en) | 1999-06-28 | 2000-06-28 | Semiconductor device having an alignment mark formed on the uppermost layer of a multilayer wire |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP18187899A JP4037561B2 (ja) | 1999-06-28 | 1999-06-28 | 半導体装置の製造方法 |
Publications (3)
Publication Number | Publication Date |
---|---|
JP2001015403A true JP2001015403A (ja) | 2001-01-19 |
JP2001015403A5 JP2001015403A5 (ja) | 2005-04-28 |
JP4037561B2 JP4037561B2 (ja) | 2008-01-23 |
Family
ID=16108456
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP18187899A Expired - Fee Related JP4037561B2 (ja) | 1999-06-28 | 1999-06-28 | 半導体装置の製造方法 |
Country Status (3)
Country | Link |
---|---|
US (1) | US6392300B1 (ja) |
JP (1) | JP4037561B2 (ja) |
CN (1) | CN1199265C (ja) |
Cited By (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
KR100451506B1 (ko) * | 2001-12-24 | 2004-10-06 | 주식회사 하이닉스반도체 | 오버레이 마크의 구조 및 형성 방법 |
US7161231B2 (en) | 2003-09-30 | 2007-01-09 | Kabushiki Kaisha Toshiba | Semiconductor device which prevents peeling of low-permittivity film by using multilevel interconnection |
JP2007035926A (ja) * | 2005-07-27 | 2007-02-08 | Denso Corp | 半導体装置およびその製造方法 |
TWI394260B (zh) * | 2007-10-31 | 2013-04-21 | Adl Engineering Inc | 具有多晶粒之半導體元件封裝結構及其方法 |
CN105845659A (zh) * | 2015-01-15 | 2016-08-10 | 中芯国际集成电路制造(上海)有限公司 | 引线焊垫结构及其形成方法 |
Families Citing this family (34)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US7381642B2 (en) | 2004-09-23 | 2008-06-03 | Megica Corporation | Top layers of metal for integrated circuits |
US7405149B1 (en) * | 1998-12-21 | 2008-07-29 | Megica Corporation | Post passivation method for semiconductor chip or wafer |
US6965165B2 (en) * | 1998-12-21 | 2005-11-15 | Mou-Shiung Lin | Top layers of metal for high performance IC's |
US6784516B1 (en) * | 2000-10-06 | 2004-08-31 | International Business Machines Corporation | Insulative cap for laser fusing |
US6559042B2 (en) * | 2001-06-28 | 2003-05-06 | International Business Machines Corporation | Process for forming fusible links |
US7053495B2 (en) * | 2001-09-17 | 2006-05-30 | Matsushita Electric Industrial Co., Ltd. | Semiconductor integrated circuit device and method for fabricating the same |
US20030071323A1 (en) * | 2001-10-15 | 2003-04-17 | Taiwan Semiconductor Manufacturing Co., Ltd. | Microelectronic fabrication with upper lying aluminum fuse layer in copper interconnect semiconductor technology and method for fabrication thereof |
KR100429881B1 (ko) * | 2001-11-02 | 2004-05-03 | 삼성전자주식회사 | 셀 영역 위에 퓨즈 회로부가 있는 반도체 소자 및 그제조방법 |
US6614091B1 (en) * | 2002-03-13 | 2003-09-02 | Motorola, Inc. | Semiconductor device having a wire bond pad and method therefor |
TW531776B (en) * | 2002-03-21 | 2003-05-11 | Nanya Technology Corp | Metal pad structure suitable for connection pad and inspection pad |
TWI272641B (en) * | 2002-07-16 | 2007-02-01 | Semiconductor Energy Lab | Method of manufacturing a semiconductor device |
JP4357862B2 (ja) * | 2003-04-09 | 2009-11-04 | シャープ株式会社 | 半導体装置 |
US6717270B1 (en) * | 2003-04-09 | 2004-04-06 | Motorola, Inc. | Integrated circuit die I/O cells |
US6787443B1 (en) * | 2003-05-20 | 2004-09-07 | Intel Corporation | PCB design and method for providing vented blind vias |
US6975040B2 (en) * | 2003-10-28 | 2005-12-13 | Agere Systems Inc | Fabricating semiconductor chips |
CN100382263C (zh) * | 2004-03-05 | 2008-04-16 | 沈育浓 | 具有多层布线结构的半导体晶片装置及其封装方法 |
JP4689244B2 (ja) * | 2004-11-16 | 2011-05-25 | ルネサスエレクトロニクス株式会社 | 半導体装置 |
US8405216B2 (en) * | 2005-06-29 | 2013-03-26 | Taiwan Semiconductor Manufacturing Company, Ltd. | Interconnect structure for integrated circuits |
JP2007123509A (ja) * | 2005-10-27 | 2007-05-17 | Seiko Epson Corp | 半導体装置およびその製造方法 |
KR100660893B1 (ko) * | 2005-11-22 | 2006-12-26 | 삼성전자주식회사 | 정렬 마크막을 구비하는 반도체 소자 및 그 제조 방법 |
KR100735757B1 (ko) * | 2006-01-12 | 2007-07-06 | 삼성전자주식회사 | 퓨즈 영역 및 그의 제조방법 |
US7692230B2 (en) * | 2006-12-06 | 2010-04-06 | Taiwan Semiconductor Manufacturing Co. Ltd. | MRAM cell structure |
US7964934B1 (en) * | 2007-05-22 | 2011-06-21 | National Semiconductor Corporation | Fuse target and method of forming the fuse target in a copper process flow |
US8030733B1 (en) | 2007-05-22 | 2011-10-04 | National Semiconductor Corporation | Copper-compatible fuse target |
JP5064157B2 (ja) * | 2007-09-18 | 2012-10-31 | 新光電気工業株式会社 | 半導体装置の製造方法 |
JP5268618B2 (ja) | 2008-12-18 | 2013-08-21 | 株式会社東芝 | 半導体装置 |
US8278733B2 (en) * | 2009-08-25 | 2012-10-02 | Mediatek Inc. | Bonding pad structure and integrated circuit chip using such bonding pad structure |
US8896136B2 (en) | 2010-06-30 | 2014-11-25 | Taiwan Semiconductor Manufacturing Company, Ltd. | Alignment mark and method of formation |
CN102157497B (zh) * | 2011-01-26 | 2016-03-09 | 上海华虹宏力半导体制造有限公司 | 多层堆栈的半导体器件的结构及形成方法 |
JP5953974B2 (ja) * | 2011-09-15 | 2016-07-20 | 富士通セミコンダクター株式会社 | 半導体装置及び半導体装置の製造方法 |
JP2014216377A (ja) * | 2013-04-23 | 2014-11-17 | イビデン株式会社 | 電子部品とその製造方法及び多層プリント配線板の製造方法 |
CN113394193B (zh) * | 2020-03-13 | 2022-03-22 | 长鑫存储技术有限公司 | 半导体结构及其形成方法、激光熔丝的熔断方法 |
JP2022121116A (ja) * | 2021-02-08 | 2022-08-19 | ローム株式会社 | 半導体素子、当該半導体素子を備えた半導体装置、および、半導体素子の製造方法 |
CN115831865A (zh) * | 2023-02-24 | 2023-03-21 | 广州粤芯半导体技术有限公司 | 一种减小晶圆标记区域电弧放电的结构及方法 |
Family Cites Families (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP3512225B2 (ja) * | 1994-02-28 | 2004-03-29 | 株式会社日立製作所 | 多層配線基板の製造方法 |
US5976971A (en) * | 1995-07-19 | 1999-11-02 | Ricoh Company, Ltd. | Fabrication process of a semiconductor device having an interconnection structure |
JP2956571B2 (ja) * | 1996-03-07 | 1999-10-04 | 日本電気株式会社 | 半導体装置 |
US5783490A (en) | 1997-04-21 | 1998-07-21 | Vanguard International Semiconductor Corporation | Photolithography alignment mark and manufacturing method |
US5933744A (en) * | 1998-04-02 | 1999-08-03 | Taiwan Semiconductor Manufacturing Co., Ltd. | Alignment method for used in chemical mechanical polishing process |
-
1999
- 1999-06-28 JP JP18187899A patent/JP4037561B2/ja not_active Expired - Fee Related
-
2000
- 2000-06-28 US US09/604,791 patent/US6392300B1/en not_active Expired - Fee Related
- 2000-06-28 CN CN00122585.5A patent/CN1199265C/zh not_active Expired - Fee Related
Cited By (9)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
KR100451506B1 (ko) * | 2001-12-24 | 2004-10-06 | 주식회사 하이닉스반도체 | 오버레이 마크의 구조 및 형성 방법 |
US7161231B2 (en) | 2003-09-30 | 2007-01-09 | Kabushiki Kaisha Toshiba | Semiconductor device which prevents peeling of low-permittivity film by using multilevel interconnection |
US7205637B2 (en) | 2003-09-30 | 2007-04-17 | Kabushiki Kaisha Toshiba | Semiconductor device with a multilevel interconnection connected to a guard ring and alignment mark |
US7205636B2 (en) | 2003-09-30 | 2007-04-17 | Kabushiki Kaisha Toshiba | Semiconductor device with a multilevel interconnection connected to a guard ring |
USRE43909E1 (en) | 2003-09-30 | 2013-01-08 | Kabushiki Kaisha Toshiba | Semiconductor device with a multilevel interconnection connected to a guard ring |
JP2007035926A (ja) * | 2005-07-27 | 2007-02-08 | Denso Corp | 半導体装置およびその製造方法 |
JP4501806B2 (ja) * | 2005-07-27 | 2010-07-14 | 株式会社デンソー | 半導体装置の製造方法 |
TWI394260B (zh) * | 2007-10-31 | 2013-04-21 | Adl Engineering Inc | 具有多晶粒之半導體元件封裝結構及其方法 |
CN105845659A (zh) * | 2015-01-15 | 2016-08-10 | 中芯国际集成电路制造(上海)有限公司 | 引线焊垫结构及其形成方法 |
Also Published As
Publication number | Publication date |
---|---|
CN1199265C (zh) | 2005-04-27 |
CN1281257A (zh) | 2001-01-24 |
US6392300B1 (en) | 2002-05-21 |
JP4037561B2 (ja) | 2008-01-23 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
JP4037561B2 (ja) | 半導体装置の製造方法 | |
US6656826B2 (en) | Semiconductor device with fuse to be blown with energy beam and method of manufacturing the semiconductor device | |
US7211902B2 (en) | Method of forming a bonding pad structure | |
US7323760B2 (en) | Fuse structure for semiconductor integrated circuit with improved insulation film thickness uniformity and moisture resistance | |
US5470793A (en) | Method of via formation for the multilevel interconnect integrated circuits | |
US6417087B1 (en) | Process for forming a dual damascene bond pad structure over active circuitry | |
JP2005109145A (ja) | 半導体装置 | |
JP2002093911A (ja) | 半導体装置および製造方法 | |
US6750129B2 (en) | Process for forming fusible links | |
KR100691051B1 (ko) | 반도체 디바이스 및 본드 패드 형성 프로세스 | |
JP2003060036A (ja) | 半導体装置およびその製造方法 | |
US6717272B2 (en) | Reinforced bond-pad substructure and method for fabricating the same | |
US7682957B2 (en) | Method of forming pad and fuse in semiconductor device | |
US6838769B1 (en) | Dual damascene bond pad structure for lowering stress and allowing circuitry under pads | |
KR100718804B1 (ko) | 반도체 소자 및 그 제조 방법 | |
US6194318B1 (en) | Manufacturing multiple layered structures of large scale integrated semiconductor devices | |
US7573142B2 (en) | Alignment key structure in a semiconductor device and method of forming the same | |
JP2004063731A (ja) | 多層配線の形成方法及びその検査方法 | |
US6372555B1 (en) | Semiconductor integrated circuit device and method of manufacturing the same | |
KR101062820B1 (ko) | 반도체 장치의 퓨즈 및 그 제조방법 | |
KR100458472B1 (ko) | 반도체 소자의 제조방법 | |
TW529147B (en) | Structure of metal fuse of semiconductor device | |
KR100861305B1 (ko) | 반도체 소자의 제조방법 | |
KR20020031799A (ko) | 반도체장치의 퓨즈 및 배선 형성방법 | |
KR100835428B1 (ko) | 퓨즈를 갖는 반도체 소자의 제조 방법 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20040623 |
|
A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20040623 |
|
A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20060206 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20060509 |
|
A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20060710 |
|
TRDD | Decision of grant or rejection written | ||
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20071030 |
|
A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20071101 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20101109 Year of fee payment: 3 |
|
LAPS | Cancellation because of no payment of annual fees |