JP5953974B2 - 半導体装置及び半導体装置の製造方法 - Google Patents

Description

以下に説明する実施形態は、スクライブライン（スクライブ領域）で切断された半導体装置、スクライブライン内にパッドを配置した半導体装置およびウェハ、及び半導体装置の製造方法に関する。

半導体ウェハのスクライブラインには、プロセスモニタ用のパッド（コンタクトパッド）が配置される。スクライブラインに沿って半導体ウェハをダイシングする際に、パッドが分断されてバリが発生する場合がある。バリの発生を低減させるために、上下のパッドを接続するビアプラグを、パッドの四隅に１個ずつ配置した構造が知られている。さらに、３層の配線層のうち、最下層を除く２層によってパッドを形成する構造が知られている。

また、ダイシングブレードの寿命を長くするために、最上層のパッドは電極形成領域全面に配置し、最上層以外の下層のパッドは電極形成領域の四隅に配置した構造が知られている。

特開２００８−３４７８３号公報 特開２００７−１７３７５２号公報 特開２００２−１９０４５６号公報 特開２００５−１５８８３２号公報

配線層の積層数が多くなると、スクライブライン内に配置されるパッドの積層数も多くなる。パッドの積層数が多くなると、ダイシング時に、スクライブラインから素子形成領域に向かってクラックが発生しやすくなる。スクライブラインを狭くすると、クラックが耐湿リングの内側まで達し、電子回路の動作に悪影響を与える場合がある。

スクライブラインの幅が狭くなり、かつ配線層の積層数を多くしても、クラックの発生を抑制することができる半導体装置、及びその製造方法が望まれる。

一観点によると、スクライブ領域とチップ領域とを有する半導体基板と、前記半導体基板の上に形成された複数の配線層と、前記複数の配線層の間に配置されたビア層と、前記複数の配線層に形成された導電膜と、前記ビア層に形成され、当該ビア層の上下の前記配線層の前記導電膜と接続するビアプラグとを有し、前記スクライブ領域は、前記チップ領域の外周であって前記半導体基板の縁に接して位置し、前記スクライブ領域は前記縁に接するパッド領域を有し、前記パッド領域は、前記複数の配線層の各々に、平面視において相互に重なって配置され、前記複数の配線層は、第１の配線層と第２の配線層を有し、前記第１の配線層の前記導電膜は、前記パッド領域の全面に形成された第１の導電パターンを有し、前記第２の配線層の前記導電膜は、前記パッド領域の一部に形成された第２の導電パターンを有し、前記パッド領域は、前記縁と対向する第１の外周線と、前記縁及び前記第１の外周線に達する第２の外周線及び第３の外周線に囲まれてなり、前記第１の外周線及び前記第２の外周線からなる第１の頂点と、前記第１の外周線及び前記第３の外周線からなる第２の頂点を有し、前記第２の導電パターンは、前記第１の頂点または第２の頂点に鉤型に配置されている半導体装置が提供される。

本実施形態では、ダイシング時に、ダイシングブレードが、導電パターンを構成する金属材料の延性の影響を受け難い。これにより、半導体基板へのクラックの発生を抑制することができる。

（Ａ）は実施形態１による半導体装置のダイシング前の半導体ウェハの平面図、（Ｂ）はチップ領域及びスクライブラインの拡大平面図である。 （Ａ）及び（Ｂ）はそれぞれ実施形態１による半導体装置のダイシング前のスクライブライン内の１層目及び２層目の配線パターンを示す平面図である。 （Ａ）は実施形態１による半導体装置のダイシング前のスクライブライン内の３層目及び４層目の配線パターンを示す平面図、（Ｂ）は実施形態１による半導体装置のダイシング前のスクライブライン内の５層目の配線パターンを示す平面図である。 実施形態１による半導体装置のダイシング前のパッド近傍の断面図である。 （Ａ）は実施形態１による半導体装置の平面図、（Ｂ）は実施形態１による半導体装置のパッド領域の平面図、（Ｃ）は最上層よりも下の配線層のパッド領域の平断面図である。 比較対照例による半導体装置のパッド領域の断面図である。 （Ａ）は比較対照例による半導体装置のダイシング前のスクライブライン及びダイシングブレードの平面図、（Ｂ）は（Ａ）中の平面図、一点鎖線７Ｂ−７Ｂに沿った断面図、（Ｃ）はダイシングブレードの回転速度または送り速度と位置との関係を示すグラフである。 （Ａ）は実施形態１による半導体装置のダイシング前のスクライブライン及びダイシングブレードの平面図、（Ｂ）は実施形態１による半導体装置のダイシング前のスクライブライン及びダイシングブレードの最上層よりも下の配線層の平断面図、（Ｃ）は（Ａ）及び（Ｂ）に示す一点鎖線８Ｃ−８Ｃに沿った断面図、（Ｄ）はダイシングブレードの回転速度または送り速度と位置との関係を示すグラフである。 （Ａ）は比較対照例による半導体装置のパッド領域内の導電パターン及び配線のパターンデータに対応するパターンの平面図、（Ｂ）は実施形態１による半導体装置のパッド領域内の導電パターン及び配線のパターンデータに対応するパターンの平面図である。 （Ａ）は実施形態２による半導体装置のダイシング前のパッド近傍の断面図、（Ｂ）は実施形態２による半導体装置の２層目の配線層まで形成した段階の断面図である。 （Ａ）は実施形態３による半導体装置のダイシング前の最上層のパッドの平面図、（Ｂ）は実施形態３による半導体装置のダイシング前の最上層より下の配線層のパッド領域内の導電パターンの平断面図、（Ｃ）は（Ａ）及び（Ｂ）に示す一点鎖線１１Ｃ−１１Ｃに沿った半導体装置の断面図である。 （Ａ）は参考例による半導体装置のダイシング前のパッド領域のレイアウトを示す平面図であり、（Ｂ）及び（Ｃ）は実施形態３による半導体装置のダイシング前のパッド領域のレイアウトを示す平面図である。 実施形態３の変形例による半導体装置のダイシング前の最上層より下の配線層のパッド領域内の導電パターンの平断面図である。 （Ａ）は図１３の変形例による半導体装置の平面図、（Ｂ）は同変形例による半導体装置のパッド領域の平面図、（Ｃ）は最上層よりも下の配線層のパッド領域の平断面図である。 （Ａ）は実施形態４による半導体装置のダイシング前の最上層のパッドの平面図、（Ｂ）は実施形態４による半導体装置のダイシング前の最上層より下の配線層のパッド領域内の導電パターンの平断面図、（Ｃ）は（Ａ）及び（Ｂ）に示す一点鎖線１４Ｃ−１４Ｃに沿った半導体装置の断面図である。 （Ａ）は実施形態４による半導体装置の平面図、（Ｂ）は実施形態４による半導体装置のパッド領域の平面図、（Ｃ）は最上層よりも下の配線層のパッド領域の平断面図である。 （Ａ）は実施形態４による半導体装置の他のパッド領域を示す平面図、（Ｂ）は（Ａ）に対応した、最上層よりも下の配線層のパッド領域の平断面図である。 （Ａ）は実施形態５による半導体装置のダイシング前の最上層のパッドの平面図、（Ｂ）は実施形態５による半導体装置のダイシング前の最上層より下の配線層のパッド領域内の導電パターンの平断面図、（Ｃ）は（Ａ）及び（Ｂ）に示す一点鎖線１５Ｃ−１５Ｃに沿った半導体装置の断面図である。 （Ａ）は実施形態５による半導体装置の平面図、（Ｂ）は実施形態５による半導体装置のパッド領域の平面図、（Ｃ）は最上層よりも下の配線層のパッド領域の平断面図である。 （Ａ）は実施形態６による半導体装置のダイシング前の最上層のパッドの平面図、（Ｂ）は実施形態６による半導体装置のダイシング前の最上層より下の配線層のパッド領域内の導電パターンの平断面図、（Ｃ）は（Ａ）及び（Ｂ）に示す一点鎖線１６Ｃ−１６Ｃに沿った半導体装置の断面図である。 （Ａ）は実施形態６による半導体装置の平面図、（Ｂ）は実施形態６による半導体装置のパッド領域の平面図、（Ｃ）は最上層よりも下の配線層のパッド領域の平断面図である。 実施形態６の変形例による半導体装置のダイシング前の最上層より下の配線層のパッド領域内の導電パターンの平断面図である。 （Ａ）は実施形態７による半導体装置のダイシング前の最上層のパッドの平面図、（Ｂ）は実施形態７による半導体装置のダイシング前の最上層より下の配線層のパッド領域内の導電パターンの平断面図、（Ｃ）は（Ａ）及び（Ｂ）に示す一点鎖線１８Ｃ−１８Ｃに沿った半導体装置の断面図である。 （Ａ）は実施形態７による半導体装置の平面図、（Ｂ）は実施形態７による半導体装置のパッド領域の平面図、（Ｃ）は最上層よりも下の配線層のパッド領域の平断面図である。 （Ａ）〜（Ｃ）は実施形態７の変形例による半導体装置のダイシング前の最上層より下の配線層のパッド領域内の導電パターンの平断面図である。 （Ａ）及び（Ｂ）は比較対照例による半導体装置の最上層より下の配線層のパッド領域内の導電パターンの平断面図、（Ｃ）及び（Ｄ）は実施形態７による半導体装置の最上層より下の配線層のパッド領域内の導電パターンの平断面図である。 （Ａ）は実施形態８による半導体装置のダイシング前の最上層のパッドの平面図、（Ｂ）は実施形態８による半導体装置のダイシング前の最上層より下の配線層のパッド領域内の導電パターンの平断面図、（Ｃ）は（Ａ）及び（Ｂ）に示す一点鎖線２１Ｃ−２１Ｃに沿った半導体装置の断面図である。 （Ａ）は実施形態１による半導体装置の平面図、（Ｂ）は実施形態１による半導体装置のパッド領域の平面図、（Ｃ）は最上層よりも下の配線層のパッド領域の平断面図である。 （Ａ）〜（Ｃ）は実施形態８の変形例による半導体装置のダイシング前の最上層より下の配線層のパッド領域内の導電パターンの平断面図である。 （Ａ）は実施形態９による半導体装置のダイシング前の最上層のパッドの平面図、（Ｂ）は実施形態９による半導体装置のダイシング前の最上層より下の配線層のパッド領域内の導電パターンの平断面図、（Ｃ）は（Ａ）及び（Ｂ）に示す一点鎖線２３Ｃ−２３Ｃに沿った半導体装置の断面図である。 （Ａ）は実施形態９による半導体装置の平面図、（Ｂ）は実施形態９による半導体装置のパッド領域の平面図、（Ｃ）は最上層よりも下の配線層のパッド領域の平断面図である。 （Ａ）は実施形態１０による半導体装置のダイシング前の最上層のパッドの平面図、（Ｂ）は実施形態１０による半導体装置のダイシング前の最上層より下の配線層のパッド領域内の導電パターンの平断面図、（Ｃ）は図２４（Ａ）及び図２４（Ｂ）に示す一点鎖線２４Ｃ−２４Ｃに沿った半導体装置の断面図である。 （Ａ）は実施形態１０による半導体装置の平面図、（Ｂ）は実施形態１０による半導体装置のパッド領域の平面図、（Ｃ）は最上層よりも下の配線層のパッド領域の平断面図である。 （Ａ）は実施形態１０の一変形例による半導体装置のダイシング前の最上層のパッドの平面図、（Ｂ）は実施形態１０前記変形例による半導体装置のダイシング前の最上層より下の配線層のパッド領域内の導電パターンの平断面図、（Ｃ）は（Ａ）及び（Ｂ）に示す一点鎖線２５Ｃ−２５Ｃに沿った半導体装置の断面図である。 （Ａ）は実施形態１０に係る半導体ウェハの一例を示す平面図、（Ｂ）は前記半導体ウェハで使われるモニタ素子の例を示す平面図である。 （Ａ）は図３５（Ａ）による半導体ウェハの線２７Ａ−２７Ａに沿った断面図、（Ｂ）は図３５（Ａ）による半導体ウェハの線２７Ｂ−２７Ｂに沿った断面図である。

［実施形態１］
図１（Ａ）は、実施形態１による半導体ウェハ３０のダイシング前における平面図を示す。

図１（Ａ）を参照するに、実施形態１では半導体ウェハ３０の表面に、行列状に複数のチップ領域３２が配置される。チップ領域３２の間に、スクライブライン３１が画定されている。スクライブライン３１は、格子状の平面形状を有する。

図１（Ｂ）は、前記チップ領域３２及びスクライブライン３１の一部を示す拡大平面図である。

図１（Ｂ）を参照するに、実施形態１では複数のチップ領域３２の各々の外周線に沿って、耐湿リング３６が形成されている。また相互に隣り合うチップ領域３２の間にスクライブライン３１が画定されている。スクライブライン３１内に、検査用の複数のパッド領域３３が配置されている。パッド領域３３は、多層配線層の各配線層において、同じ位置に配置される。すなわち、平面視において、すべての配線層のパッド領域３３が相互に重なる。

ダイシングブレード３４により、スクライブライン３１に沿って半導体ウェハ３０が、個々の半導体チップに切断される。ダイシングブレード３４によって切除される領域３５（以下、「切除領域」という。）は、スクライブライン３１よりも細い。前記パッド領域３３の各々の幅方向の寸法は、前記切除領域３５の幅よりも大きい。このため、パッド領域３３の各々が切除領域３５で分断され、一部分が個片化された半導体チップに残存する。

スクライブライン３１の幅は、例えば３０μｍ〜１２０μｍの範囲内である。スクライブライン３１の幅に基づいて、種々の厚さのダイシングブレードから、ダイシングに用いるダイシングブレード３４が選択される。スクライブライン３１の幅が上記範囲内であるとき、ダイシングブレード３４の厚さ、すなわちダイシングブレード３４によって除去される切除領域３５の幅は、１５μｍ〜５０μｍの範囲内である。ただし切除領域３５の幅がスクライブライン３１の幅を超えることはない。一例として、スクライブライン３１の幅が８０μｍであるとき、一般的に、厚さ３５μｍ〜４０μｍのダイシングブレード３４が使用される。切除領域３５の幅は、ダイシングブレード３４の厚さよりやや広くなる。切除領域３５の幅は３５μｍ以上となることがある。

パッド領域３３は、例えば正方形または長方形であり、一辺の長さは、スクライブライン３１の幅に基づいて設定される。例えば、スクライブライン３１の幅が４０μｍであるとき、スクライブライン３１の幅方向に関するパッド領域３３の寸法は３５μｍ程度に設定され、スクライブライン３１の幅が１２０μｍであるとき、パッド領域３３の寸法は８０μｍ程度に設定される。

図２（Ａ）は、スクライブライン３１内に形成されたプロセスコントロールモニタ素子及び１層目の配線パターンの平面図を示す。

図２（Ａ）の平面図は、スクライブライン３１内の半導体ウェハ３０（図１（Ａ））の表面に、モニタ素子４０が形成されていることを示している。図示の例ではモニタ素子４０は、例えばＭＯＳトランジスタである。ただしモニタ素子４０はＭＯＳトランジスタに限定されるものではなく、ポリシリコンパタ―ンよりなる抵抗素子や、キャパシタであってもよい。

図２（Ａ）を参照するに、スクライブライン３１内に、ほぼ正方形のパッド領域３３が画定されているのがわかる。前記パッド領域３３内には、その外周線に沿った環状（ループ状）の導電パターン５０が、例えば金属膜により形成されている。図２（Ａ）に現れていないパッド領域３３内にも、同一形状の導電パターン５０が形成されている。

さらに図示の例では前記スクライブライン３１の一方の縁よりもやや内側にソース配線４２が配置され、それよりもやや内側にゲート配線４１が配置されている。スクライブライン３１の他方の縁よりもやや内側に、ドレイン配線４３が配置され、それよりもやや内側にウェル配線４４が配置されている。ソース配線４２、ゲート配線４１、ドレイン配線４３、及びウェル配線４４は、スクライブライン３１の長さ方向に延在する。パッド領域３３は、ゲート配線４１とウェル配線４４との間に画定されている。

ゲート配線４１から、スクライブライン３１の幅方向に分岐した支線が、ビアプラグＶ１を介してモニタ素子４０のゲート電極に接続されている。ソース配線４２から分岐した支線が、ビアプラグＶ２を介してモニタ素子４０のソースに接続されている。ソース配線４２の支線とゲート配線４１とが交差する箇所において、ゲート配線４１が分断されている。ウェル配線４４から分岐した支線が、ビアプラグＶ４を介して、モニタ素子４０が配置されているウェルに接続されている。ドレイン配線４３から分岐した支線が、ビアプラグＶ３を介してモニタ素子４０のドレインに接続されている。ドレイン配線４３の支線とウェル配線４４とが交差する箇所において、ドレイン配線４３の支線が分断されている。

ゲート配線４１は、スクライブライン３１の縁と、パッド領域３３とに挟まれた領域において、スクライブライン３１の幅方向に折れ曲がり、導電パターン５０に接続されている。ソース配線４２、ドレイン配線４３、及びウェル配線４４は、それぞれ図２（Ａ）に現れていないパッド領域３３内の導電パターン５０に接続されている。さらに、ゲート配線４１、ソース配線４２、ドレイン配線４３、及びウェル配線４４は、それぞれ図２（Ａ）に現れていない他のモニタ素子のゲート電極、ソース、ドレイン、及びウェルに接続されている。

図２（Ｂ）は、スクライブライン３１内に形成された２層目の配線パターンの平面図を示す。なお、１層目の配線パターンを破線で示す。

図２（Ｂ）を参照するに、図２Ａに示した１層目の配線層のパッド領域３３と同じ位置に、２層目のパッド領域３３が画定されていることがわかる。パッド領域３３内に、その外周線に沿って、環状の導電パターン５０が形成されている。この導電パターン５０は、１層目の導電パターン５０と同一の平面形状を有する。導電パターン５０は、ビアプラグＶ５を介して、１層目の導電パターン５０に接続されている。

１層目で分断されていたゲート配線４１が、２層目の配線５１によって接続される。同
様に、１層目で分断されていたドレイン配線４３の支線が、２層目の配線５２によって接
続される。

図３（Ａ）は、スクライブライン３１内に形成された３層目及び４層目の導電パターンの平面図を示す。１層目及び２層目の配線パターンを破線で示す。

図３（Ａ）を参照するに、図２（Ａ）に示した１層目の配線層のパッド領域３３と同じ位置に、３層目及び４層目のパッド領域３３が画定されていることがわかる。パッド領域３３内に、その外周線に沿って、環状の導電パターン５０が形成されている。この導電パターン５０は、１層目の導電パターン５０と同一の平面形状を有する。導電パターン５０は、ビアプラグＶ５を介して、その下の導電パターン５０に接続されている。

図３（Ｂ）は、スクライブライン３１内に形成された５層目（最上層）の導電パターンの平面図を示す。なお、１層目〜４層目の導電パターンを破線で示す。

図３（Ｂ）を参照するに、先に図２（Ａ）に示した１層目の配線層のパッド領域３３と同じ位置に、５層目のパッド領域３３が画定されていることがわかる。またパッド領域３３内にはパッド５５が形成されている。パッド５５は、パッド領域３３の全域にベタに配置された導電膜、例えば金属膜で構成される。パッド５５は、ビアプラグＶ５を介して、４層目の導電パターン５０（図３（Ａ））に接続されている。

前記配線４１〜４４、５１、５２、導電パターン５０、パッド５５、ビアプラグＶ１〜Ｖ５は、アルミニウムや銅等の金属材料で形成される。

図４は、図３（Ｂ）の一点鎖線３−３に沿った断面図を示す。

図４を参照するに、半導体ウェハ３０の上に、ビア層５７Ａ〜５７Ｅと、配線層５８Ａ〜５８Ｅとが交互に積層されていることがわかる。ビア層５７Ａ〜５７Ｅの各々は、絶縁膜と、その絶縁膜中に配置された導電性のビアプラグとを含む。配線層５８Ａ〜５８Ｅの各々は、絶縁膜と、その絶縁膜中に配置された配線等の導電パターンを含む。

図４を参照するに、１層目の配線層５８Ａに、ゲート配線４１及びソース配線４２が形成されている。ゲート配線４１は、ソース配線４２によって分断されている。１層目〜４層目の配線層５８Ａ〜５８Ｄのパッド領域３３に、それぞれ環状の導電パターン５０が形成されている。最上層５８Ｅのパッド領域３３内に、ベタの導電膜からなるパッド５５が形成されている。２層目〜５層目のビア層５７Ｂ〜５７Ｅに、ビアプラグＶ５が配置されている。１層目のビア層５７Ａのパッド領域３３内には、ビアプラグが形成されていない。

２層目の配線層５８Ｂに、分断されたゲート配線４１を接続する配線５１が形成されている。

２層目〜４層目のビアプラグＶ５は、厚さ方向に隣り合う２つの導電パターン５０を相互に接続する。５層目のビアプラグＶ５は、４層目の導電パターン５０と最上層のパッド５５とを接続する。

５層目の配線層５８Ｅの上に、絶縁材料からなる保護膜５９が形成されている。保護膜５９に、パッド５５の上面を露出させるための開口６０が形成されている。

パッド５５にプローブ針６２を接触させることにより、モニタ素子４０（図２（Ａ））の電気的特性を測定することができる。モニタ素子４０の電気的特性を測定した後、半導体ウェハ３０を、スクライブライン３１（図２（Ａ）〜図２（Ｂ）、図３（Ａ）〜図３（Ｂ））に沿ってダイシングする。なお、必要であれば、ダイシング前に、ポリイミド等で半導体ウェハ３０の表面を保護する。

図５（Ａ）は、ダイシングによって個片化された本実施形態による半導体装置の概略平面図を示す。半導体装置は、図４に示した半導体ウェハ３０から切り出された半導体基板３０Ａ、及びその上に積層された複数のビア層５７Ａ〜５７Ｅ（図４）、複数の配線層５８Ａ〜５８Ｅ（図４）を含む。図１（Ｂ）に示したように、切除領域３５がスクライブライン３１よりも狭いため、チップ領域３２の外側に、スクライブライン３１の一部が残存している。残存したスクライブライン３１内に、パッド５５の一部も残存している。

図５（Ｂ）は、残存したパッド５５の平面図を示す。ダイシング後のパッド領域３３の外周線の一部３３Ａが、半導体基板３０Ａの縁に一致する。パッド領域３３の全域に、パッド５５が配置されている。パッド５５は、パッド領域３３内にベタに配置された導電膜で構成される。パッド５５の外周線よりもやや内側に、半導体基板３０Ａの縁と一致しない部分３３Ｂに沿って、複数のビアプラグＶ５が配列している。

図５（Ｃ）は、２層目〜４層目の配線層５８Ｂ〜５８Ｄ（図４）の平断面図を示す。

図５（Ｃ）を参照するに、パッド領域３３の外周線のうち、半導体基板３０Ａの縁と一致しない部分３３Ｂに沿うように、線状に、導電パターン５０が残存している。導電パターン５０と重なるように、複数のビアプラグＶ５が配置されている。

実施形態１の効果について説明する前に、比較対照例について説明する。

図６は、比較対照例による半導体装置のパッド領域の断面図を示す。

図６を参照するに、比較対照例においては、パッド領域３３内の１層目〜４層目の導電パターン５０、及び５層目のパッド５５が、すべてベタの導電膜で構成されている。導電パターン５０、及びパッド５５を接続するビアプラグＶ５は、パッド領域３３内にほぼ均一に分布している。ダイシング時に、パッド領域３３の中心を含む切除領域３５が、ダイシングブレードによって切除される。

図７（Ａ）は、比較対照例による半導体ウェハ３００について、パッド領域３３、ダイシングブレード３４、及び切除領域３５を平面図で示す。

図７（Ａ）を参照するに、複数のパッド領域３３のほぼ中心を、切除領域３５が通過する。パッド領域３３内に、ベタの導電膜からなるパッド５５が配置されている。

図７（Ｂ）は、図７（Ａ）の一点鎖線７Ｂ−７Ｂに沿った断面図を示す。半導体ウェハ３０の上に、ビア層と配線層とを含む多層配線層６５が形成されている。多層配線層６５は、パッド５５及び導電パターン５０を含む。回転するダイシングブレード３４を、図６Ｂの右端から左方に移動させることにより、ダイシングが行われる。

図７（Ｃ）は、ダイシング時におけるダイシングブレード３４の回転速度または送り速度の一例を示す。図７（Ｃ）において横軸は、スクライブラインに沿った位置を表し、縦軸は、ダイシングブレード３４の回転速度または送り速度を表す。

図７（Ｃ）を参照するに、ダイシングブレード３４（図７（Ｂ））が左方に向かって移動し、その先端がパッド領域３３に達すると、ダイシングブレード３４が、パッド５５や導電パターン５０を構成する金属の延性の影響を受けて、回転速度及び送り速度が設定値以下になってしまう。

ダイシングブレード３４の先端がパッド領域３３を通り過ぎると、ダイシングブレード３４が金属の延性の影響を受けなくなる。このため、ダイシングブレード３４の回転速度及び送り速度が、設定値まで回復する。ダイシングブレード３４の回転速度及び送り速度が急激に回復することにより、半導体ウェハ３０にクラックが発生する場合がある。

発明者らの実験によると、パッド領域３３内に配置されたベタのアルミニウム膜からなる導電パターン５０、及びパッド５５の合計の積層数が５層になると、クラックの発生頻度が急激に高くなることがわかった。なお、導電パターン５０、及びパッド５５の合計の積層数が３層の場合には、クラックは発生しなかった。すなわち、ダイシングブレード３４が通過する領域（切除領域３５）内に配置される金属の体積を小さくすること、またはダイシングブレード３４に金属の延性の影響が及びにくい金属配置とすることが、クラック発生の抑制に有効である。

図８（Ａ）は、実施形態１による半導体ウェハ３０についてパッド領域３３、ダイシングブレード３４、及び切除領域３５を平面図で示す。

図８（Ａ）を参照するに、複数のパッド領域３３のほぼ中心を、切除領域３５が通過する。またパッド領域３３内には、ベタの導電膜からなるパッド５５が配置されている。

図８（Ｂ）は、３層目または４層目の配線層５８Ｄ（図４）の平断面図を示す。

図８（Ｂ）を参照するに、パッド領域３３内に、環状の導電パターン５０が形成されている。

図８（Ｃ）は、図８（Ａ）及び図８（Ｂ）の一点鎖線８Ｃ−８Ｃに沿った断面図を示す。なお、図８（Ｃ）では、図２（Ａ）及び図２（Ｂ）に示した１層目の配線及び２層目の配線の表示は省略している。

図８（Ｃ）を参照するに、１層目〜４層目の導電パターン５０は、環状の平面形状を有するため、図８（Ｃ）に示した断面においては、パッド領域３３の右端と左端とに導電膜が出現し、パッド領域３３の内奥部には、導電膜が出現しない。

図８（Ｄ）は、ダイシング時におけるダイシングブレード３４の回転速度または送り速度の一例を示す。なお図８（Ｄ）の横軸及び縦軸は、図７（Ｃ）の横軸及び縦軸に対応する。

図８（Ｄ）を参照するに、ダイシングブレード３４（図８（Ｃ））が左方に向かって移動し、その先端がパッド領域３３に達すると、ダイシングブレード３４が、パッド５５や導電パターン５０を構成する金属の延性の影響を受けて、回転速度及び送り速度が設定値以下になってしまう。ただし、１層目〜４層目の導電パターン５０は、環状の平面形状を有するため、ダイシングブレード３４に与える延性の影響が小さい。このため、回転速度及び送り速度の低下幅は、図７（Ｃ）に示した比較対照例の場合に比べて小さい。ダイシングブレード３４の先端がパッド領域３３を通り過ぎたときの、回転速度及び送り速度の回復幅も、図７（Ｃ）に示した比較対照例の場合に比べて小さい。このため、比較対照例に比べて、半導体ウェハ３０にクラックが発生し難い。

ダイシングブレード３４が、１層目〜４層目の導電パターン５０から延性の影響を受けにくくするために、導電パターン５０の内周線で囲まれた領域の幅（スクライブライン３１の幅方向の寸法）を、切除領域３４の幅より大きくすることが好ましい。

次に、図９（Ａ）及び図９（Ｂ）を参照して、パッド領域３３内の導電パターン５０を環状パターンにしたことが、パターンレイアウト設計に与える影響について説明する。

図９（Ａ）は、図６に示した比較対照例によるパッド領域３３内の導電パターン５０及び配線４１のパターンデータで表されるパターンの平面図を示す。

図９（Ａ）を参照するに、導電パターン５０は、パッド領域３３の全域にベタに配置された導電膜で構成されている。導電パターン５０は、モニタ素子４０（図２（Ａ））と接続するための配線４１等のレイアウトの設計とは別に、予めレイアウト設計されている。配線４１等のレイアウト設計を行う際には、配線４１の一部がパッド領域３３と重なるように、配線４１の形状及びレイアウトを決定する。配線４１のパターンデータと、導電パターン５０のパターンデータとを合成することにより、配線４１及び導電パターン５０が配置される配線層のパターンデータが得られる。

図９（Ｂ）は、実施形態１による半導体装置の導電パターン５０及び配線４１のパターンデータで表されるパターンの平面図を示す。

図９（Ｂ）を参照するに、導電パターン５０は、パッド領域３３の外周線に沿った環状の導電膜で構成される。配線４１のレイアウトを設計する際には、図９（Ａ）の場合と同様に、配線４１の一部がパッド領域３３と重なるように、配線４１の形状及びレイアウトを決定する。配線４１とパッド領域３３とが重なるとき、配線４１は、必ず環状の導電パターン５０にも重なる。従って、配線４１のレイアウト設計には、導電パターン５０がベタの導電膜で構成されている構造（図６）と同様の手順を適用することができる。

なお以上の説明では配線層数が５層の例を説明したが、本実施形態、および以下の他の実施形態でも、層数は５層あるいは特定の層数に限定されるものではなく、本実施形態は層数が５層よりも少ない、あるいは多い場合も含むものである。

［実施形態２］
次に、実施形態２について説明する。以下、実施形態１との相違点について説明し、同一の構成については説明を省略する。

図１０（Ａ）は、実施形態２による半導体ウェハ３０、およびその上に形成された積層構造の断面図を示す。図１０（Ａ）に示した断面図は、実施形態１の図４に示した断面図に対応する。図１０（Ａ）の断面内の各構成要素には、図４の対応する構成要素に付した参照符号と同一の参照符号が付されている。

実施形態１では、１層目〜４層目までの導電パターン５０が、すべて環状の平面形状を有していた。実施形態２においては、２層目の配線層５８Ｂの導電パターン５０が、ベタの導電膜で構成されている。発明者らの実験によると、パッド領域３３内に配置されたベタの導電膜が３層以下の場合には、ダイシング時にクラックが発生しないことがわかった。従って、実施形態２においても、クラックの発生を抑制することができる。

図１０（Ｂ）は、２層目の配線層５８Ｂを形成した時点の断面図を示す。

図１０（Ｂ）に示したように、２層目の配線層５８Ｂを形成した時点で、導電パターン５０とモニタ素子４０との接続が完了している。２層目の導電パターン５０にプローブ針６２を接触させることにより、モニタ素子４０（図２（Ａ））の電気的特性を測定することができる。

本実施形態によれば、最上層よりも下の配線層に配置される導電パターン５０をベタの導電膜で形成することにより、最上層の配線層５８Ｅを形成する前に、モニタ素子４０の電気的特性を測定することができる。ただし、１層目の配線層５８Ａが形成された時点では、図２（Ａ）に示したように、導電パターン５０とモニタ素子４０との接続が完了していない。導電パターン５０とモニタ素子４０との接続が完了する工程で形成される配線層の導電パターン５０を、ベタの導電膜で構成することが好ましい。

なお、２層目より上の配線層の導電パターン５０を、ベタの導電膜で構成してもよい。クラックの発生を抑制するために、最上層のパッド５５を含めて、ベタの導電膜の積層数を３層以下にすることが好ましい。

半導体ウェハ処理工程が終了した時点で、モニタ素子４０の電気的特性を測定するために、最上層のパッド領域３３に、ベタの導電膜で構成されたパッド５５を配置することが好ましい。

なお以上の説明では配線層数が５層の例を説明したが、本実施形態、および以下の他の実施形態でも、層数は５層あるいは特定の層数に限定されるものではなく、本実施形態は層数が５層よりも少ない、あるいは多い場合も含むものである。

本実施形態においてダイシング後に得られる半導体装置の平面図は、先に図５（Ａ）〜（Ｃ）で説明したものと同様であり、説明を省略する。

［実施形態３］
次に、実施形態３について説明する。以下、実施形態１による半導体装置との相違点について説明し、同一の構成については説明を省略する。

図１１（Ａ）は、実施形態３による半導体ウェハ３０のダイシング前におけるパッド５５の平面図を示す。

図１１（Ａ）を参照するに、実施形態３による半導体装置のパッド５５、及びその下のビアプラグＶ５は、図３（Ｂ）に示した実施形態１のパッド５５及びビアプラグＶ５と同一の構成を有する。ビアプラグＶ５の配置は、実施形態１のビアプラグＶ５の配置と同一である必要はない。

図１１（Ｂ）は、１層目〜４層目の導電パターン５０の平面図を示す。

図１１（Ｂ）を参照するに、導電パターン５０は、複数のドットパターン５０Ａで構成されている。ドットパターン５０Ａは、パッド領域３３内に、その外周線に沿うように配置されている。１つのドットパターン５０Ａ内には、１つのビアプラグＶ５が配置されている。なお、１つのドットパターン５０Ａ内に配置されるビアプラグＶ５の個数は１個である必要はなく、配置可能な範囲で複数個配置してもよい。

切除領域３５でダイシングした後の半導体装置においては、パッド領域３３の外周線のうち、ダイシング後の半導体基板の縁と一致しない部分に沿って、ドットパターン５０Ａが配置される。このようにドットパターン５０Ａを配置することにより、ダイシングブレード３４が金属から受ける延性の影響を軽減することができる。

ドットパターン５０Ａは、ダイシングブレード３４の厚さよりも小さくすることが好ましい。ドットパターン５０Ａの寸法を、ダイシングブレード３４の厚さより小さくすることにより、金属の延性に起因するダイシングブレード３４の回転速度や送り速度の低下が生じにくくなる。これにより、クラックの発生が抑制される。

また、酸化シリコン膜や窒化シリコン膜等の絶縁膜で、複数のドットパターン５０Ａに分断されていれば、金属の延性がダイシングブレード３４の回転速度や送り速度に与える影響が軽減される。スクライブライン３１内に配置された金属が、ダイシングブレード３４の厚さより小さな複数のドットパターン５０Ａに分割されていることが、チップ分割の観点から好ましい。

図１１（Ｃ）は、図１１（Ａ）及び図１１（Ｂ）の一点鎖線１１Ｃ−１１Ｃに沿った断面図を示す。

図１１（Ｃ）を参照するに、最上層のパッド５５のみが、ベタの導電膜で構成されており、１層目〜４層目の配線層の導電パターン５０は、複数のドットパターン５０Ａ（図１１（Ｂ））で構成される。

次に、図１２（Ａ）〜図１２（Ｃ）を参照して、パッド領域３３内の導電パターン５０を、複数のドットパターン５０Ａで構成したことが、パターンレイアウト設計に与える影響について説明する。

図１２（Ａ）は、配線４１の一部がパッド領域３３と重なるように、配線４１をレイアウトした一例を示す。

図１２（Ａ）を参照するに、配線４１が、ドットパターン５０Ａの間を通過して、パッド領域３３内に進入している。この例では、配線４１が導電パターン５０に接続されない。

図１２（Ｂ）は、配線４１の一部が、１つのドットパターン５０Ａと重なるように、配線４１をレイアウトした例を示す。この例では、配線４１が導電パターン５０に接続される。

図１２（Ｂ）を参照するに、ドットパターン５０Ａの間隔が配線４１の幅よりも広い場合には、配線４１のレイアウト設計時に、配線４１の一部がパッド領域３３と重なるという条件では十分ではない。配線４１の一部が少なくとも１つのドットパターン５０Ａと重なるという条件で、配線４１のレイアウトを決定しなければならない。

図１２（Ｃ）は、ドットパターン５０Ａの間隔が配線４１の幅よりも狭い場合のレイアウトの一例を示す。配線４１の一部がパッド領域３３と重なるように、配線４１のレイアウト設計を行うと、配線４１は、少なくとも１つのドットパターン５０Ａと重なる。このため、配線４１のレイアウト設計時には、配線４１の一部がパッド領域３３と重なるという条件で、配線４１のレイアウトを決定すればよい。

図１３は、実施形態３の変形例による半導体装置のダイシング前の１層目〜４層目の導電パターン５０の平面図を示す。

図１１（Ｂ）に示した例では、導電パターン５０が、ドットパターン５０Ａのみで構成されていた。図１３に示した変形例では、導電パターン５０が、ドットパターン５０Ａ及び長方形パターン５０Ｂで構成される。長方形パターン５０Ｂは、その長い辺がパッド領域３３の外周線に沿うように配置される。１つの長方形パターン５０Ｂ内には、複数、例えば２つのビアプラグＶ５が配置される。

実施形態３、及びその変形例においては、実施形態１と比較して、ダイシング時に、導電パターン５０を構成する金属の延性の影響をさらに軽減することができる。これにより、半導体ウェハ３０にクラックが発生し難くなる。

また、実施形態３、及びその変形例においても、図１０（Ａ）に示した実施形態２のように、一部の配線層の導電パターン５０を、ベタの導電膜で構成してもよい。

図１４（Ａ）は、ダイシングによって個片化された本実施形態による半導体装置の概略平面図を示す。本実施形態においても半導体装置は、図４に示した半導体ウェハ３０から切り出された半導体基板３０Ａ、及びその上に積層された複数のビア層５７Ａ〜５７Ｅ（図４）、複数の配線層５８Ａ〜５８Ｅ（図４）を含む。図１（Ｂ）に示したように、切除領域３５がスクライブライン３１よりも狭いため、チップ領域３２の外側に、スクライブライン３１の一部が残存している。残存したスクライブライン３１内に、パッド５５の一部も残存している。

図１４（Ｂ）は、残存したパッド５５の平面図を示す。ダイシング後のパッド領域３３の外周線の一部３３Ａが、半導体基板３０Ａの縁に一致する。パッド領域３３の全域に、パッド５５が配置されている。パッド５５は、パッド領域３３内にベタに配置された導電膜で構成される。パッド５５の外周線よりもやや内側に、半導体基板３０Ａの縁と一致しない部分３３Ｂに沿って、複数のビアプラグＶ５が配列している。

図１４（Ｃ）は、２層目〜４層目の配線層５８Ｂ〜５８Ｄ（図４）の平断面図を示す。

図１４（Ｃ）を参照するに、パッド領域３３の外周線のうち、半導体基板３０Ａの縁と一致しない部分３３Ｂに沿うように、導電パターン５０Ａ，５０Ｂが残存している。導電パターン５０Ａには単一のビアプラグＶ５が、また導電パターン５０Ｂには隣接する一対のビアプラグＶ５が配置されている。導電パターン５０Ａ，５０Ｂは前記パッド領域２２の外周線３３Ｂに沿って、一列に配列されている。

［実施形態４］
次に、実施形態４について説明する。以下、実施形態１との相違点について説明し、同一の構成については説明を省略する。

図１５（Ａ）は、実施形態４による半導体ウェハ３０のダイシング前におけるパッド５５の平面図を示す。

図１５（Ａ）は、本実施形態における最上層のパッド５５の平面形状が、図３Ｂに示した実施形態１のパッド５５と同一であることを示している。

図１５（Ｂ）は、１層目、３層目〜４層目の配線層の導電パターン５０の平面図を示す。

図１５（Ｂ）を参照するに、パッド領域３３内のうち、切除領域３５によって分離される２つの領域の一方（図１３（Ｂ）において切除領域３５より上側の領域）にのみ導電パターン５０が配置されていることがわかる。また導電パターン５０は、パッド領域３３の外周線のうち、切除領域３５と平行な部分に沿って配置された長方形の導電膜で構成される。導電パターン５０は、切除領域３５から離れて配置される。ダイシング後は、導電パターン５０は、個片化された半導体基板３０Ａの縁から離れて配置されることになる。

図１５（Ｂ）において切除領域３５より下側の半導体基板３０Ａでは、ダイシング後に、パッド領域３３内に導電パターンが残存しない。

図１５（Ｃ）は、図１５（Ａ）及び図１５（Ｂ）の一点鎖線１４Ｃ−１４Ｃに沿った断面図を示す。

図１５（Ｃ）を参照するに、本実施形態では２層目の導電パターン５０及び最上層のパッド５５が、パッド領域３３内の全域に配置されたベタの導電膜で構成されていることがわかる。１層目、３層目、４層目の導電パターン５０は、切除領域３５を基準として、片側にのみ配置されている。図１３Ｃでは、１層目、３層目、４層目の導電パターン５０を、すべて切除領域３５の左側に配置したが、１層目の導電パターン５０を切除領域３５の右側に配置してもよいし、３層目及び４層目の導電パターン５０を切除領域３５の右側に配置してもよい。いずれの場合も、導電パターン５０は、ダイシング後の半導体基板３０Ａの縁から離れた位置に配置される。

実施形態４においては、２層目の導電パターン５０及び最上層のパッド５５の２層の導電膜の延性が、ダイシングブレードの回転に影響を及ぼし、１層目、３層目、４層目の導電パターン５０は、ダイシングブレードの回転に影響を及ぼさない。このため、半導体ウェハ３０へのクラックの発生を抑制することができる。また、２層目の導電パターン５０が、パッド領域３３の全域に配置されたベタの導電膜で構成されている。このため、図９Ｂに示した実施形態２と同様に、２層目の配線層５８Ｂを形成した時点で、モニタ素子４０（図２（Ａ））の電気的特性を測定することができる。

図１６（Ａ）は、ダイシングによって個片化された本実施形態による半導体装置の概略平面図を示す。半導体装置は、図４に示した半導体ウェハ３０から切り出された半導体基板３０Ａ、及びその上に積層された複数のビア層５７Ａ〜５７Ｅ（図４）、複数の配線層５８Ａ〜５８Ｅ（図４）を含む。図１（Ｂ）に示したように、切除領域３５がスクライブライン３１よりも狭いため、チップ領域３２の外側に、スクライブライン３１の一部が残存している。残存したスクライブライン３１内に、パッド５５の一部も残存している。ただし本実施形態では残存しているパッド５５のうち、対向する辺に互いに対応して形成された一対のパッドは後で説明するように同一ではないので、一方を符号５５Ｒで示し、他方を符号５５Ｌで示す。

図１６（Ｂ）は、残存したパッド５５Ｒの平面図を示す。ダイシング後のパッド領域３３の外周線の一部３３Ａが、半導体基板３０Ａの縁に一致する。パッド領域３３の全域に、パッド５５が配置されている。パッド５５は、パッド領域３３内にベタに配置された導電膜で構成される。パッド５５の外周線よりもやや内側に、半導体基板３０Ａの縁と一致しない部分３３Ｂに沿って、複数のビアプラグＶ５が二列構成で配列している。

図１６（Ｃ）は、２層目〜４層目の配線層５８Ｂ〜５８Ｄ（図４）の平断面図を示す。

図１６（Ｃ）を参照するに、パッド領域３３の外周線のうち、半導体基板３０Ａの縁と一致しない部分３３Ｂに沿うように、導電パターン５０が延在している。導電パターン５０と重なるように、複数のビアプラグＶ５が二列構成で配置されている。

図１７（Ａ）は、残存したパッド５５Ｌの平面図を示す。パッド５５Ｌにおいても、ダイシング後のパッド領域３３の外周線の一部３３Ａが、半導体基板３０Ａの縁に一致する。またパッド５５は、パッド領域３３内にベタに配置された導電膜で構成される。ただしパッド５５ＬにはビアプラグＶ５は配置されていないことに注意が必要である。

［実施形態５］
次に、実施形態５について説明する。以下、実施形態１との相違点について説明し、同一の構成については説明を省略する。

図１８（Ａ）は、実施形態５による半導体ウェハ３０のダイシング前におけるパッド５５の平面図を示す。

図１８（Ａ）において最上層のパッド５５の平面形状は、図３（Ｂ）に示した実施形態１のパッド５５と同一である。

図１８（Ｂ）は、１層目、３層目及び４層目の配線層の導電パターン５０の平面図を示す。

図１８（Ｂ）を参照するに、パッド領域３３内のうち、切除領域３５によって分離される２つの領域の各々に導電パターン５０が配置されている。導電パターン５０は、パッド領域３３の外周線のうち、切除領域３５と平行な部分に沿って配置された長方形の導電膜で構成される。導電パターン５０は、切除領域３５から離れて配置される。ダイシング後は、導電パターン５０は、個片化された半導体基板３０Ａの縁から離れて配置されることになる。

図１８（Ｃ）は、図１８（Ａ）及び図１８（Ｂ）の一点鎖線１５Ｃ−１５Ｃに沿った断面図を示す。

図１８（Ｃ）を参照するに、２層目の導電パターン５０及び最上層のパッド５５が、パッド領域３３内の全域に配置されたベタの導電膜で構成されている。１層目、３層目、４層目の導電パターン５０は、切除領域３５から離れた位置に配置されている。

実施形態５においても、実施形態４と同様に、１層目、３層目、４層目の導電パターン５０は、ダイシングブレードの回転に影響を及ぼさない。このため、半導体ウェハ３０へのクラックの発生を抑制することができる。また、２層目の導電パターン５０が、パッド領域３３の全域に配置されたベタの導電膜で構成されている。このため、図１０（Ｂ）に示した実施形態２と同様に、２層目の配線層５８Ｂを形成した時点で、モニタ素子４０（図２（Ａ））の電気的特性を測定することができる。

図１９（Ａ）は、ダイシングによって個片化された本実施形態による半導体装置の概略平面図を示す。半導体装置は、図４に示した半導体ウェハ３０から切り出された半導体基板３０Ａ、及びその上に積層された複数のビア層５７Ａ〜５７Ｅ（図４）、複数の配線層５８Ａ〜５８Ｅ（図４）を含む。図１（Ｂ）に示したように、切除領域３５がスクライブライン３１よりも狭いため、チップ領域３２の外側に、スクライブライン３１の一部が残存している。残存したスクライブライン３１内に、パッド５５の一部も残存している。

図１９（Ｂ）は、残存したパッド５５の平面図を示す。ダイシング後のパッド領域３３の外周線の一部３３Ａが、半導体基板３０Ａの縁に一致する。パッド領域３３の全域に、パッド５５が配置されている。パッド５５は、パッド領域３３内にベタに配置された導電膜で構成される。パッド５５の外周線よりもやや内側に、半導体基板３０Ａの縁と一致しない部分３３Ｂに沿って、複数のビアプラグＶ５が配列している。

図１９（Ｃ）は、２層目〜４層目の配線層５８Ｂ〜５８Ｄ（図４）の平断面図を示す。

図１９（Ｃ）を参照するに、パッド領域３３の外周線のうち、半導体基板３０Ａの縁と一致しない部分３３Ｂに沿うように、線状に、導電パターン５０が残存している。導電パターン５０と重なるように、複数のビアプラグＶ５が配置されているのがわかる。

［実施形態６］
次に、実施形態６について説明する。以下、実施形態１との相違点について説明し、同一の構成については説明を省略する。

図２０（Ａ）は、実施形態６による半導体ウェハ３０のダイシング前におけるパッド５５の平面図を示す。

図２０（Ａ）において、最上層のパッド５５の平面形状は、前記図３（Ｂ）に示した実施形態１のパッド５５と同一である。

図２０（Ｂ）は、最上層以外の配線層の導電パターン５０の平断面図を示す。

図２０（Ｂ）ではパッド領域３３の四隅の近傍に配置されたドットパターン５０Ａにより、導電パターン５０が構成される。１つの隅に対応して、３個のドットパターン５０Ａが配置されている。３個のドットパターン５０Ａのうち１つは、パッド領域３３の頂点に対応する位置に配置されている。他の２つのドットパターン５０Ａは、それぞれ、頂点からパッド領域３３の外周線が延びる２つの方向に離れた位置に配置されている。いずれのドットパターン５０Ａも、切除領域３５から離れている。ダイシング後には、１層目〜４層目の導電パターン５０は、パッド領域３３の頂点のうち、個片化された半導体基板３０Ａの縁から離れた頂点に対応する位置に残存する。

図２０（Ｃ）は、前記図２０（Ａ）及び図２０（Ｂ）の一点鎖線１６Ｃ−１６Ｃに沿った断面図を示す。

図２０（Ｃ）を参照するに、１層目〜４層目の導電パターン５０は、切除領域３５から離れて、その両側に配置されていることがわかる。

図２１（Ａ）は、ダイシングによって個片化された本実施形態による半導体装置の概略平面図を示す。半導体装置は、図４に示した半導体ウェハ３０から切り出された半導体基板３０Ａ、及びその上に積層された複数のビア層５７Ａ〜５７Ｅ（図４）、複数の配線層５８Ａ〜５８Ｅ（図４）を含む。図１（Ｂ）に示したように、切除領域３５がスクライブライン３１よりも狭いため、チップ領域３２の外側に、スクライブライン３１の一部が残存している。残存したスクライブライン３１内に、パッド５５の一部も残存している。

図２１（Ｂ）は、残存したパッド５５の平面図を示す。ダイシング後のパッド領域３３の外周線の一部３３Ａが、半導体基板３０Ａの縁に一致する。パッド領域３３の全域に、パッド５５が配置されている。パッド５５は、パッド領域３３内にベタに配置された導電膜で構成される。前記外周線１１Ａよりも内側の前記パッド５５の頂点対応して、半導体複数の、図示の例では３個のビアプラグＶ５が配列しているのがわかる。

図２１（Ｃ）は、２層目〜４層目の配線層５８Ｂ〜５８Ｄ（図４）の平断面図を示す。

図２１（Ｃ）を参照するに、パッド領域３３の外周線のうち、半導体基板３０Ａの縁と一致しない部分角部、すなわちパッド領域の各頂点に対応して、３個の導電パターン５０が残存している。さらに前記３個の導電パターン５０と重なるように、前記３個のビアプラグＶ５が配置されている。

図２２は、実施形態６の変形例による半導体装置のダイシング前の導電パターン５０の平断面図を示す。

図２２の変形例では、パッド領域３３の四隅に、鉤型のパターンが配置されている。鉤型のパターンは、パッド領域３３の頂点から２つの辺に沿って延びた平面形状を有する。ダイシング後には、パッド領域３３の頂点のうち、個片化された半導体基板３０Ａの縁に接していない２つの頂点に、鉤型の導電パターン５０が残存する。

実施形態６及びその変形例においては、実施形態１と同様に、最上層５８Ｅ以外の配線層５８Ａ〜５８Ｄの導電パターン５０は、ダイシングブレードの回転に影響を及ぼさない。このため、半導体ウェハ３０へのクラックの発生を抑制することができる。

実施形態６及びその変形例において、最上層５８Ｅ以外の配線層５８Ａ〜５８Ｄのうち１層または２層の配線層内の導電パターン５０を、パッド領域３３の全域に配置されたベタの導電膜で構成してもよい。ベタの導電膜で構成された導電パターン５０を含む配線層を形成した時点で、モニタ素子４０（図２（Ａ））の電気的特性を測定することができる。

変形例２２による半導体装置の平面構成は、図２１の説明より明らかであり、説明を省略する。

［実施形態７］
次に、実施形態７について説明する。以下、実施形態１による半導体装置との相違点について説明し、同一の構成については説明を省略する。

図２３（Ａ）は、実施形態７による半導体装置の最上層のパッド５５の平面図を示す。図２３（Ａ）において最上層のパッド５５の平面形状は、図３（Ｂ）に示した実施形態１のパッド５５と同一である。

図２３（Ｂ）は、最上層以外の配線層に配置された導電パターン５０の平断面図を示す。図２３（Ｂ）において導電パターン５０は、切除領域３５内に配置された複数のドットパターン５０Ａで構成される。ドットパターン５０Ａは、切除領域３５の中心線に沿って１列に配列している。ビアプラグＶ５は、１つのドットパターン５０Ａ内に１個配置してもよいし、複数個配置してもよい。

図２３（Ｃ）は、図２３（Ａ）及び図２３（Ｂ）の一点鎖線１８Ｃ−１８Ｃに沿った断面図を示す。

図２３（Ｃ）を参照するに、１層目〜４層目の導電パターン５０、及び２層目〜５層目のビアプラグＶ５が、切除領域３５内に配置されていることがわかる。すなわち、ドットパターン５０Ａの寸法が、切除領域３５の幅より小さい。ダイシング後の半導体装置には、最上層のパッド５５の一部が残存するが、最上層以外の配線層５８Ａ〜５８Ｄ、及び１層目〜５層目のビア層５７Ａ〜５７Ｅには、導電パターン及びビアプラグが残存しない。

実施形態７においては、実施形態１と同様に、最上層５８Ｅ以外の配線層５８Ａ〜５８Ｄの導電パターン５０が、ダイシングブレード３４に金属の延性の影響を伝達しにくいため、ダイシングブレードの回転速度や送り速度にほとんど影響を及ぼさない。このため、半導体ウェハ３０へのクラックの発生を抑制することができる。

実施形態７においも、最上層５８Ｅ以外の配線層５８Ａ〜５８Ｄのうち１層または２層の配線層内の導電パターン５０を、パッド領域３３の全域に配置されたベタの導電膜で構成してもよい。ベタの導電膜で構成された導電パターン５０を含む配線層を形成した時点で、モニタ素子４０（図２（Ａ））の電気的特性を測定することができる。

図２４（Ａ）は、ダイシングによって個片化された本実施形態による半導体装置の概略平面図を示す。半導体装置は、図４に示した半導体ウェハ３０から切り出された半導体基板３０Ａ、及びその上に積層された複数のビア層５７Ａ〜５７Ｅ（図４）、複数の配線層５８Ａ〜５８Ｅ（図４）を含む。図１（Ｂ）に示したように、切除領域３５がスクライブライン３１よりも狭いため、チップ領域３２の外側に、スクライブライン３１の一部が残存している。残存したスクライブライン３１内に、パッド５５の一部も残存している。

図２４（Ｂ）は、残存したパッド５５の平面図を示す。ダイシング後のパッド領域３３の外周線の一部３３Ａが、半導体基板３０Ａの縁に一致する。パッド領域３３の全域に、パッド５５が配置されている。パッド５５は、パッド領域３３内にベタに配置された導電膜で構成される。本実施形態では残存したパッド５５にはビアプラグＶ５は形成されない。

図２４（Ｃ）は、２層目〜４層目の配線層５８Ｂ〜５８Ｄ（図４）の平断面図を示す。

図２４（Ｃ）を参照するに、本実施形態ではパッド領域３３に導電パターン５０は残存せず、従って導電パターン５０と重なるように複数のビアプラグＶ５が配置されることもない。

本実施形態において図２５（Ａ）に示すように、導電パターン５０を構成するドットパターン５０Ａを２列に配置してもよい。また図２５（Ｂ）に示すように、導電パターン５０を、複数のドットパターンではなく、切除領域３５の中心線に沿った直線状のパターンで構成してもよい。また図２５（Ｃ）に示すように、直線状のパターンを２列に配置してもよい。ダイシングブレード３４の進行方向に関する導電パターン５０の長さは、最上層のパッド５５の寸法を上限として自由に設定する事ができる。

次に、図２６（Ａ）〜図２６（Ｄ）を参照して、実施形態７の構成を採用することの効果について説明する。

図２６（Ａ）は、比較対照例による半導体装置のパッド領域３３内の導電パターン５０のレイアウトを示す。

図２６（Ａ）を参照するに、比較対照例では導電パターン５０は、パッド領域３３の四隅に、切除領域３５から離れて配置されている。切除領域３５が導電パターン５０に接触しないため、ダイシング時におけるクラックの発生を抑制することができる。しかし、スクライブラインの幅が狭くなると、パッド領域３３の寸法も小さくなる。

図２６（Ｂ）は、パッド領域３３の寸法が、図２６（Ａ）のパッド領域３３よりも小さくなったときの、切除領域３５と導電パターン５０との位置関係を示す。

図２６（Ｂ）を参照するに、パッド領域３３が小さくなっているため、その四隅に配置された導電パターン５０の間隔も狭くなることがわかる。これに対応して、本比較対照例では切除領域３５を狭くしなければならない問題が生じる。

図２６（Ｃ）に、実施形態７による半導体装置の導電パターン５０と切除領域３５との位置関係を再掲する。また図２６（Ｄ）に、パッド領域３３が図２６（Ｃ）のパッド領域３３よりも小さくなったときの、導電パターン５０と切除領域３５との位置関係を示す。

図２６（Ｄ）を参照するに、実施形態７では導電パターン５０が切除領域３５の内部に配置されているため、図２６（Ｃ）の場合に比べて切除領域３５を必要以上に狭くする必要はないことがわかる。

上述のように、実施形態７の構成においては、スクライブラインの幅を狭くしても、切除領域３５の幅を狭くする必要がない。

［実施形態８］
次に、実施形態８について説明する。以下、実施形態１との相違点について説明し、同一の構成については説明を省略する。

図２７（Ａ）は、実施形態８において半導体ウェハのスクライブライン３１に形成される最上層のパッド５５の平面図を示す。

図２７（Ａ）は、本実施形態における最上層のパッド５５の平面形状が、前記図３（Ｂ）に示した実施形態１のパッド５５と同一であることを示している。

図２７（Ｂ）は、最上層以外の配線層に配置された導電パターン５０の平断面図を示す。

図２７（Ｂ）を参照するに、実施形態８では導電パターン５０は、パッド領域３３内に離散的に分布する複数のドットパターン５０Ａで構成される。一例として、ドットパターン５０Ａは、切除領域３５の長手方向を行とし、幅方向を列とする行列状に、一様に配置されている。１つのドットパターン５０Ａ内に、１つのビアプラグＶ５が配置されている。なお、１つのドットパターン５０Ａ内に、複数のビアプラグＶ５を配置してもよい。

図２７（Ｃ）は、図２７（Ａ）及び図２７（Ｂ）の一点鎖線２０Ｃ−２０Ｃに沿った断面図を示す。

図２７（Ｃ）を参照するに、厚さ方向に隣り合う導電パターン５０が、両者の間のビアプラグＶ５によって相互に接続されていることがわかる。また４層目の導電パターン５０と、最上層のパッド５５とが、５層目のビアプラグＶ５により接続されていることがわかる。

図２８（Ａ）は、ダイシングによって個片化された半導体装置の概略平面図を示す。半導体装置は、図４に示した半導体ウェハ３０から切り出された半導体基板３０Ａ、及びその上に積層された複数のビア層５７Ａ〜５７Ｅ（図４）、複数の配線層５８Ａ〜５８Ｅ（図４）を含む。図１（Ｂ）に示したように、切除領域３５がスクライブライン３１よりも狭いため、チップ領域３２の外側に、スクライブライン３１の一部が残存している。残存したスクライブライン３１内に、パッド５５の一部も残存している。

図２８（Ｂ）は、残存したパッド５５の平面図を示す。ダイシング後のパッド領域３３の外周線の一部３３Ａが、半導体基板３０Ａの縁に一致する。パッド領域３３の全域に、パッド５５が配置されている。パッド５５は、パッド領域３３内にベタに配置された導電膜で構成される。パッド５５の外周線部分３３Ａと外周線部分３３Ｂの間の領域には、多数のビアプラグＶ５がマトリクス状に配列している。

図２８（Ｃ）は、２層目〜４層目の配線層５８Ｂ〜５８Ｄ（図４）の平断面図を示す。

図５（Ｃ）を参照するに、パッド領域３３の外周線のうち、外周線部分３３Ａと外周線部分３３Ｂの間の領域にはマトリクス状に、多数の導電パターン５０が、互いに孤立した状態で残存している。さらに前記多数の導電パターン５０と重なるように、多数のビアプラグＶ５がそれぞれ配置されている。

実施形態８においても、実施形態１と同様に、最上層５８Ｅ以外の配線層５８Ａ〜５８Ｄの導電パターン５０は、ダイシングブレードの回転速度や送り速度にほとんど影響を及ぼさない。このため、半導体ウェハ３０へのクラックの発生を抑制することができる。

実施形態８において、最上層５８Ｅ以外の配線層５８Ａ〜５８Ｄのうち１層または２層の配線層内の導電パターン５０を、パッド領域３３の全域に配置されたベタの導電膜で構成してもよい。ベタの導電膜で構成された導電パターン５０を含む配線層を形成した時点で、モニタ素子４０（図２（Ａ））の電気的特性を測定することができる。

なお本実施形態において図２９（Ａ）に示すように、一部のドットパターン５０Ａを行方向（切除領域３５の長手方向）に連続させて、直線状のパターン５０Ｂとしてもよい。直線状のパターン５０Ｂは、切除領域３５に内包される位置に配置することが好ましい。切除領域３５内に配置された直線状のパターン５０Ｂは、ダイシング時にダイシングブレードの回転にほとんど影響を及ぼさない。

一例として、図２９（Ａ）に示した導電パターン５０を最上層の配線層のパッド領域３３に配置し、直線状のパターン５０Ｂを太くして、プローブ針接触用のパッドとして利用することも考えられる。ところが、スクライブラインが細くなり、パッド領域３３も小さくなると、切除領域３５の幅も狭くなる。そうすると、直線状のパターン５０Ｂも細くしなければならなくなる。例えば、スクライブラインの幅が４０μｍ程度まで細くされ、パッド領域３３の一辺の長さが３５μｍ程度まで短くなったとき、切除領域３５の幅を１０μｍ程度まで細くしなければならない。このとき、直線状のパターン５０Ｂは１０μｍより細くしなければならない。しかし１０μｍより細い直線状パターンに再現性よくプローブ針を接触させることは困難である。従って、最上層のパッド領域３３には、ベタの導電膜で形成されたパッド５５を配置することが好ましい。

なお本実施形態において図２９（Ｂ）に示すように、ドットパターン５０Ａをパッド領域３３の全域に一様に分布させる必要はない。例えば、パッド領域３３のうち、切除領域３５の長手方向に直交する縁の近傍にドットパターン５０Ａが配置されない領域を設けてもよい。

なお本実施形態において図２９（Ｃ）に示すように、図２９（Ｂ）の一部のドットパターン５０Ａを、行方向に連続させて、直線状のパターン５０Ｂとすることも可能である。

［実施形態９］
次に、実施形態９について説明する。以下、実施形態１との相違点について説明し、同一の構成については説明を省略する。

図３０（Ａ）は、実施形態９において半導体ウェハ３０のスクライブライン３１に形成される最上層のパッド５５の平面図を示す。図３０（Ａ）において最上層のパッド５５の平面形状は、図３（Ｂ）に示した実施形態１のパッド５５と同一である。

図３０（Ｂ）は、最上層以外の配線層に配置された導電パターン５０の平断面図を示す。

図３０（Ｂ）を参照するに、本実施形態では導電パターン５０は、パッド領域３３の外周線に沿って配列した複数のドットパターン５０Ａで構成される。パッド領域３３の内奥部には、ドットパターン５０Ａに代えて、ダミーパターン６６が配置されている。１つのドットパターン５０Ａ内に、１つのビアプラグＶ５が配置されている。ダミーパターン６６内には、ビアプラグが配置されていない。

図３０（Ｃ）は、図３０（Ａ）及び図３０（Ｂ）の一点鎖線２３Ｃ−２３Ｃに沿った断面図を示す。

図３０（Ｃ）を参照するに、各配線層５８Ａ〜５８Ｅ内の導電パターン５０及びパッド５５は、ビアプラグＶ５を介して相互に接続されている。一方ダミーパターン６６に対応する位置には、ビアプラグＶ５が配置されていない。すなわち、ダミーパターン６６は、電気的に孤立している。ダミーパターン６６は、例えばダマシン法により配線層を形成する際に、ディッシングやエロージョンの発生を抑制する。

図３１（Ａ）は、ダイシングによって個片化された本実施形態による半導体装置の概略平面図を示す。半導体装置は、図４に示した半導体ウェハ３０から切り出された半導体基板３０Ａ、及びその上に積層された複数のビア層５７Ａ〜５７Ｅ（図４）、複数の配線層５８Ａ〜５８Ｅ（図４）を含む。図１（Ｂ）に示したように、切除領域３５がスクライブライン３１よりも狭いため、チップ領域３２の外側に、スクライブライン３１の一部が残存している。残存したスクライブライン３１内に、パッド５５の一部も残存している。

図３１（Ｂ）は、残存したパッド５５の平面図を示す。ダイシング後のパッド領域３３の外周線の一部３３Ａが、半導体基板３０Ａの縁に一致する。パッド領域３３の全域に、パッド５５が配置されている。パッド５５には、前記外周線３３Ｂに沿って複数のビアプラグＶ５が一列に形成されている。

図３１（Ｃ）は、２層目〜４層目の配線層５８Ｂ〜５８Ｄ（図４）の平断面図を示す。

図３１（Ｃ）を参照するに、パッド領域３３の外周線のうち、外周線部分３３Ａと外周線部分３３Ｂの間の領域には、多数の導電パターン５０が互いに孤立した状態でマトリクス状に残存している。さらにそれぞれの導電パターン５０のうち、前記外周線部分３３Ｂに沿っては、複数のビアプラグＶ５が一列に配置されている。また前記外周線３３Ｂに沿って複数のビアプラグＶ５が一列に形成されており、その内側、すなわち前記パッド領域３３のうち一方を外周線部分３３Ａで、他方を前記複数のビアプラグＶ５の配列で囲まれた領域には、前記ダミーパターン６６がマトリクス状に形成されている。

実施形態９においても、図２７（Ａ）〜図２７（Ｃ）に示した実施形態８と同様に、半導体ウェハ３０へのクラックの発生を抑制することができる。

［実施形態１０］
次に、実施形態１０について図３２（Ａ）〜図３２（Ｃ）を参照しながら説明する。以下、実施形態７による半導体装置との相違点について説明し、同一の構成については説明を省略する。

図３２（Ａ）は、実施形態１０において半導体ウェハ３０のスクライブライン３１に形成される最上層のパッド５５の平面図を示す。図３２（Ａ）において最上層のパッド５５の平面形状は、図１８（Ａ）に示した実施形態７のパッド５５と同一である。

図３２（Ｂ）は、最上層以外の配線層に配置された導電パターン５０の平断面図を示す。

図３２（Ｂ）を参照するに、本実施形態では導電パターン５０は、実施形態７と異なり、切除領域３５内を前記切除領域に沿って連続して延在する細長い導体ストリップにより構成される。ただし本実施形態において前記導電パタ―ン５０は前記実施形態７の図示の例では前記導電パタ―ン５０は、切除領域３５の中心線に沿って１列に配列している。さらに前記導電パタ―ン５０には多数のビアプラグＶ５が、前記導電パタ―ン５０の延在方向に整列して形成されている。

さらに本実施形態では、図３２（Ｂ）に示すように、前記最上層の配線層５８Ｅよりも下位の配線層５８Ａ，５８Ｂ，５８Ｃ，５８Ｄにおいて、平面視において前記切除領域３５内に含まれるように前記導電パタ―ン５０に沿って、例えば図２（Ａ）の実施形態におけるソース配線４２、ゲート配線４１、ドレイン配線４３、あるいはウェル配線４４などのスクライブモニタへの配線を構成する導電パタ―ン５０Ｃ，５０Ｄが、前記図３２（Ａ）のパッド５５の下方において、スクライブライン３１の長さ方向に延在する細長い導体ストリップの形で形成される。図示の例では、これらの導電パタ―ン５０Ｃ，５０Ｄは前記パッド５５の下方を通過しているが、これら導電パタ―ン５０Ｃ，５０Ｄは、その先端が、図示されていない他のパッド５５に電気的に接続されている。

図３２（Ｃ）は、前記図３２（Ａ）及び図３２（Ｂ）の一点鎖線２４Ｃ−２４Ｃに沿った断面図を示す。

図３２（Ｃ）を参照するに、１層目〜４層目の導電パターン５０、及び２層目〜５層目のビアプラグＶ５が、切除領域３５内に配置されていることがわかる。すなわち、導電パターン５０は、前記切除領域３５の幅より小さい、従って前記パッド５５の幅よりも小さい幅を有する細長い導体ストリップよりなり、前記切除領域３５に沿って連続的に延在する。また前記ビアプラグＶ５は前記導電パタ―ン５０の幅よりもさらに小さな寸法の径を有する。さらに前記最上層パッド５５の下方には、前記導電パタ―ン５０を含む配線層５８Ａ〜５８Ｄの一部として、前記導電パタ―ン５０Ｃ，５０Ｄが、前記切除領域３５内に形成されているのがわかる。これらの導電パタ―ン５０Ｃ，５０Ｄは前記切除領域３５に沿って延在する細い導体ストリップより構成され、前記導電パタ―ン５０に必要に応じて接続される。その際、本実施形態では、前記導電パターン５０Ｃ，５０Ｄは、パッド領域においては、平面視で前記切断領域３５の幅を超えて側方にはみ出さないように、幅および位置が選択される。

このように導電パタ―ン５０Ｃ，５０Ｄが切断領域３５内に含まれ、その外側に形成されないことから、本実施形態では仮にダイシングブレード３４の位置がダイシングの際に変動しても、外側の導電パタ―ンを引っかけることがなく、安定したダイシングが可能となる。

図３２（Ａ）〜図３２（Ｃ）の実施形態においても、ダイシング後の半導体装置には、最上層のパッド５５の一部は残存するが、最上層以外の配線層５８Ａ〜５８Ｄ、及び１層目〜５層目のビア層５７Ａ〜５７Ｅには、前記導電パターン５０及びビアプラグＶ５のみならず、導電パタ―ン５０Ｃ，５０Ｄも残存しない。ここで切除領域３５の幅は、先にも説明したように１５μｍ〜５０μｍの範囲内であり、従って前記導電パタ―ン５０および導電パタ―ン５０Ｃ，５０Ｄは前記スクライブライン３１の中心線上で幅が１５μｍ〜５０μｍの範囲の領域に形成される。

図３３（Ａ）は、ダイシングによって個片化された本実施形態による半導体装置の概略平面図を示す。半導体装置は、図４に示した半導体ウェハ３０から切り出された半導体基板３０Ａ、及びその上に積層された複数のビア層５７Ａ〜５７Ｅ（図４）、複数の配線層５８Ａ〜５８Ｅ（図４）を含む。図１（Ｂ）に示したように、切除領域３５がスクライブライン３１よりも狭いため、チップ領域３２の外側に、スクライブライン３１の一部が残存している。残存したスクライブライン３１内に、パッド５５の一部も残存している。

図３３（Ｂ）は、残存したパッド５５の平面図を示す。ダイシング後のパッド領域３３の外周線の一部３３Ａが、半導体基板３０Ａの縁に一致する。パッド領域３３の全域に、パッド５５が配置されている。本実施形態では、残存パッド５５にビアプラグＶ５が含まれないことに注意すべきである。

図３３（Ｃ）は、２層目〜４層目の配線層５８Ｂ〜５８Ｄ（図４）の平断面図を示す。

図３３（Ｃ）を参照するに、本実施形態ではパッド領域３３の外周線のうち、外周線部分３３Ａと外周線部分３３Ｂの間の領域には、ビアプラグＶ５が含まれないことから、これに対応して、導電パターン５０も含まれていないことに注意すべきである。

実施形態１０においても、最上層５８Ｅ以外の配線層５８Ａ〜５８Ｄにおいて、導電パターン５０が切除領域３５に沿って延在する細い導体ストリップよりなり、また同様な細い導体ストリップよりなる導電パタ―ン５０Ｃ，５０Ｄが離間して形成されているため、ダイシングブレード３４への金属の延性の影響は例えば図６の比較対照例に比べて及びにくく、ダイシングブレード３４の回転速度や送り速度にほとんど影響を及ぼさない。このため、本実施形態においてもダイシングの際に半導体ウェハ３０へのクラックの発生を抑制し、またダイシングブレード３４の寿命を延長することができる。なお、後の実例で説明するように、前記導電パタ―ン５０Ｃ，５０Ｄは、全ての配線層に設ける必要はない。このように前記導電パタ―ン５０Ｃ，５０Ｄを全ての配線層に設けない構成では、切除領域３５における導電パタ―ン５０Ｃ，５０Ｄの形成密度が低くなり、ダイシングブレード３４を使ったダイシングをさらに安定して実行することが可能となる。

さらに実施形態１０においては、スクライブモニタへの配線を構成する導電パタ―ン５０Ｃ，５０Ｄが最上層パッド５５の直下に形成されるため、このような導電パタ―ンが、平面視で前記最小層パッド５５の外側に形成される例えば実施形態１の構成に比べて、スクライブ領域の幅を縮小することが可能で、これに伴い、一つの半導体基板からダイシングされる個々の半導体チップの個数を増加させることが可能となる。

このような導電パタ―ン５０Ｃ，５０Ｄは、パッド５５の下を通過して他のパッド５５に電気的に接続されるように構成することができ、これにより、平面視でスクライブラインに重なるスクライブライン３１直下の領域を無駄なく、様々なモニタ素子への配線につかうことができる。

次に実施形態１０の一変形例について、図３４（Ａ）〜図３４（Ｃ）を参照しながら説明する。図中、先に説明した部分には同一の参照符号を付し、説明を省略する。図３４（Ａ）は、本変形例における最上層のパッド５５の平面図を、図３４（Ｂ）は、最上層以外の配線層に配置された導電パターン５０の平断面図を、さらに図３４（Ｃ）は前記図３４（Ａ）及び図３４（Ｂ）の一点鎖線２５Ｃ−２５Ｃに沿った断面図を示す。

実施形態１０においても、図３４（Ａ）〜図３４（Ｃ）の変形例に示すように、最上層５８Ｅ以外の配線層５８Ａ〜５８Ｄのうち１層または２層の配線層内の導電パターン５０を、パッド領域３３の全域に配置されたベタの導電膜で構成してもよい。ベタの導電膜で構成された導電パターン５０を含む配線層を形成した時点で、先の図１０（Ｂ）の例と同様に、モニタ素子４０（図２（Ａ））の電気的特性を測定することができる。ただし図２５（Ｃ）は、前記図３４（Ａ）及び図３４（Ｂ）の一点鎖線２５Ｃ−２５Ｃに沿った断面図を示す。図３４（Ｃ）の例では、前記図１０（Ｂ）の例と同様に、配線層５８Ｂに前記最上層のパッド５５と同一形状および同一サイズのパッドが、前記配線層５０により形成されている。この場合、配線層５８Ｂにおける導電パタ―ン５０Ｃ，５０Ｄの形成はなされず、その機能は、他の配線層中の導電パタ―ンにより実現される。

図３５（Ａ）は、本実施形態によるパッド構造をスクライブライン３１に有する半導体ウェハの例を示す平面図、図３５（Ｂ）は、かかるスクライブライン３１に形成されたモニタ素子４０の例を示す平面図、さらに図３６（Ａ），図３６（Ｂ）はそれぞれ、前記図３５（Ａ）の平面図中、線２７Ａ−２７Ａおよび２７Ｂ−２７Ｂに沿った半導体ウェハの断面図を示す。図３５（Ａ）は最上層のパッド５５を示している。図中、先に説明した部分に対応する部分には同一の参照符号を付し、説明を省略する。

最初に図３６（Ａ）の断面図を参照するに、本実施形態では先の例えば図３２（Ｃ）の構造において、ビア層５７Ｅの上に次の配線層５８Ｅが他の配線層５８Ａ〜５８Ｄと同様にして形成され、前記配線層５８Ｅ上に次のビア層５７Ｆが他のビア層５７Ｂ〜５７Ｅと同様にして形成され、前記ビア層５７Ｆ上に次の配線層５８Ｆが他の配線層５８Ａ〜５８Ｄと同様にして形成され、前記配線層５８Ｆ上に次のビア層５７Ｇが他のビア層５７Ｂ〜５７Ｆと同様にして形成され、前記ビア層５７Ｇ上に最上層のパッド５５を含む配線層５８Ｇが、図３２（Ａ）の配線層５８Ｅと同様にして形成されている。

図３５（Ａ），図３５（Ｂ）および図３６（Ａ），図３６（Ｂ）を参照するに、前記スクライブライン３１には図３２（Ａ）〜図３２（Ｃ）および図３４（Ａ）〜図３４（Ｃ）のいずれかに記載の最上層のパッド５５が前記スクライブライン３１に沿って順次配設されており、半導体基板３０上に形成されたモニタ素子４０から延在する導体パターン５０Ｃ，５０Ｄが前記半導体基板３０上を、平面視で前記パッド５５に重なるように前記スクライブライン３１に沿って延在し、図２７（Ａ）の断面図で説明するように、ビアプラグＶ５および導体パターン５０Ｃのスタックを介して、前記パッド５５に電気的に接続される。

図３５（Ｂ）の例では、モニタ素子４０は前記半導体基板３０中に素子分離領域４０Ｉにより画成された活性領域４０Ａおよびウェルコンタクト領域４０Ｂを含み、前記活性領域４０Ａにはゲート電極４０Ｇおよびソース領域４０Ｓ，ドレイン領域４０Ｄを有するトランジスタＴｒが形成されている。前記トランジスタのソース領域４０Ｓはビアプラグ４２Ｖを介してソース配線４２に接続され、ドレイン領域４０Ｄはビアプアプラグ４３Ｖを介してドレイン配線４３に接続され、ゲート電極４０Ｇはビアプラグ４１Ｖを介してゲート配線４１に接続され、さらにウェル４０Ｂはビアプラグ４４Ｖを介してウェル配線４４に接続される。

さらに前記ソース配線４２およびドレイン配線４３は前記半導体基板３０上を前記導電パタ―ン５０Ｃとして延在し、ゲート配線４１およびウェル配線４３は前記半導体基板３０上を前記導電パタ―ン５０Ｄとして延在している。

かかる構成によれば、図３５（Ａ）の平面図よりわかるように前記パッド５５の側方に配線のための導電パタ―ン５０Ｃや５０Ｄが形成されることがなく、このためスクライブライン３１の幅を前記パッド５５の寸法に合わせて縮小することが可能となる。

さらにかかる構成によれば、図３６（Ａ），図３６（Ｂ）の断面図よりわかるようにダイシングブレード３４により切除される切除領域３５のうち、導体パターン５０が高密度に存在しているのは平面視で重なっている導電パタ―ン５０およびビアプラグＶ５の形成領域に限られ、同じ切除領域３５でも、前記導電パターン５０を含まない図３６（Ｂ）の断面では導体パタ―ンの密度は低いため、このような構造の切除領域３５をダイシングブレード３４で切除しても、先に図７の比較例で説明したような、ダイシングブレード３４の回転速度が金属パタ―ンの粘性により大きく変化して分離される半導体チップにクラックが入る問題を効果的に回避することができる。

以上実施形態に沿って本発明を説明したが、本発明はこれらに制限されるものではない。
例えば、種々の変更、改良、組み合わせ等が可能なことは当業者に自明であろう。

以上の実施形態１〜実施形態９を含む実施形態に関し、更に以下の付記を開示する。
（付記１）
スクライブ領域とチップ領域とを有する半導体基板と、
前記半導体基板の上に形成された複数の配線層と、
前記複数の配線層の間に配置されたビア層と、
前記複数の配線層に形成された導電膜と、
前記ビア層に形成され、当該ビア層の上下の前記配線層の前記導電膜と接続するビアプラグと
を有し、
前記スクライブ領域は、前記チップ領域の外周であって前記半導体基板の縁に接して位置し、
前記スクライブ領域は前記縁に接するパッド領域を有し、
前記パッド領域は、前記複数の配線層の各々に、平面視において相互に重なって配置され、
前記複数の配線層は、第１の配線層と第２の配線層を有し、
前記第１の配線層の前記導電膜は、前記パッド領域の全面に形成された第１の導電パターンを有し、
前記第２の配線層の前記導電膜は、前記パッド領域の一部に形成された第２の導電パターンを有する半導体装置。
（付記２）
前記第２の配線層の前記導電膜は、前記第２の導電パターンを複数有し、
前記複数の第２の導電パターンは、前記パッド領域の内部に離散的に配置されている付記１に記載の半導体装置。
（付記３）
前記第２の導電パターンは、少なくとも前記縁から離れた位置に配置されている付記１または２に記載の半導体装置。
（付記４）
前記第２の導電パターンは、少なくとも前記パッド領域の外周線のうち前記縁に重ならない部分に沿って配置されている付記１または２に記載の半導体装置。
（付記５）
前記パッド領域は、前記縁と対向する第１の外周線と、前記縁及び前記第１の外周線に達する第２の外周線及び第３の外周線に囲まれてなり、前記第１の外周線及び前記第２の外周線からなる第１の頂点と、前記第１の外周線及び前記第３の外周線からなる第２の頂点を有し、
前記第２の導電パターンは、前記第１の頂点または第２の頂点に接して配置されている付記１または２に記載の半導体装置。
（付記６）
前記第２の導電パターンは、前記第１の頂点又は第２の頂点に接して鉤型に配置された付記５に記載の半導体装置。
（付記７）
スクライブ領域と、前記スクライブ領域により画成されたチップ領域とを有する半導体基板と、
前記半導体基板上に形成された配線層と、
前記スクライブ領域の中心線に沿って形成された金属よりなるパッドと、
前記配線層に形成された第１の導電パターン及び第２の導電パターンと
を含み、
前記第１の導電パターンは、前記パッドに電気的に接続され、少なくとも平面視で前記パッドに重なって配置され、
前記第２の導電パターンは、少なくとも平面視で前記パッドに重なって、前記第１の導電パターンとは別に配置されることを特徴とするウェハ。
（付記８）
前記パッドの下方の前記第１および第２の導電パタ―ンは、前記スクライブラインのうち、ダイシングの際、ダイシングブレードにより切断される範囲に形成されることを特徴とする付記７記載のウェハ。
（付記９）
前記範囲は、１５μｍ〜５０μｍの幅を有することを特徴とする付記８記載のウェハ。
（付記１０）
前記第２の導電パタ―ンは、前記パッドと電気的に独立することを特徴とする付記７〜９のうちいずれかに記載のウェハ。
（付記１１）
表面に、スクライブ領域、及び前記スクライブ領域で区分された複数のチップ領域が画定された半導体ウェハの上にモニタ素子を形成する工程と、
前記モニタ素子を形成した後、前記半導体ウェハの上に、ビア層と配線層とが交互に積層された多層配線層を形成する工程と、
前記スクライブラインに沿って前記半導体ウェハを切断し、複数のチップに分離する工程と
を有し、
前記ビア層は、前記ビア層の上下の前記配線層の前記導電膜と接続するビアプラグを有し、
前記スクライブ領域は切除領域及びパッド領域を有し、
前記切除領域は、前記スクライブ領域の幅方向に関して前記パッド領域よりも小さな寸法を有し、
前記パッド領域は、前記複数の配線層の各々に、平面視において相互に重なって配置され、
前記複数の配線層は、第１の配線層と第２の配線層を有し、
前記第1の配線層の前記導電膜は、前記パッド領域の全面に形成された第1の導電パターンを有し、
前記第２の配線層の前記導電膜は、前記パッド領域の一部に形成された第２の導電パターンを有し、
前記半導体ウェハを切断する工程において、前記切除領域をダイシングブレードによって切除し、前記パッド領域の一部分は残す半導体装置の製造方法。

３０ 半導体ウェハ
３１ スクライブライン
３２ チップ領域
３３ パッド領域
３４ ダイシングブレード
３５ 切除領域
３６ 耐湿リング
４０ モニタ素子
４１ ゲート配線
４２ ソース配線
４３ ドレイン配線
４４ ウェル配線
５０ 導電パターン
５０Ａ ドットパターン
５０Ｂ 直線状のパターン
５０Ｃ，５０Ｄ 導体パターン
５１、５２ ２層目の配線
５５ パッド
５７Ａ〜５７Ｅ ビア層
５８Ａ〜５８Ｅ 配線層
５９ 保護膜
６０ 開口
６２ プローブ針
６５ 多層配線層
６６ ダミーパターン
Ｖ１〜Ｖ５ ビアプラグ

Claims (8)

1. スクライブ領域とチップ領域とを有する半導体基板と、
   前記半導体基板の上に形成された複数の配線層と、
   前記複数の配線層の間に配置されたビア層と、
   前記複数の配線層に形成された導電膜と、
   前記ビア層に形成され、当該ビア層の上下の前記配線層の前記導電膜と接続するビアプラグと
   を有し、
   前記スクライブ領域は、前記チップ領域の外周であって前記半導体基板の縁に接して位置し、
   前記スクライブ領域は前記縁に接するパッド領域を有し、
   前記パッド領域は、前記複数の配線層の各々に、平面視において相互に重なって配置され、
   前記複数の配線層は、第１の配線層と第２の配線層を有し、
   前記第１の配線層の前記導電膜は、前記パッド領域の全面に形成された第１の導電パターンを有し、
   前記第２の配線層の前記導電膜は、前記パッド領域の一部に形成された第２の導電パターンを有し、
   前記パッド領域は、前記縁と対向する第１の外周線と、前記縁及び前記第１の外周線に達する第２の外周線及び第３の外周線に囲まれてなり、前記第１の外周線及び前記第２の外周線からなる第１の頂点と、前記第１の外周線及び前記第３の外周線からなる第２の頂点を有し、
   前記第２の導電パターンは、前記第１の頂点または第２の頂点に鉤型に配置されている半導体装置。
2. 前記第２の導電パターンは、前記第1の頂点または第２の頂点に接して配置された請求項１に記載の半導体装置。
3. 前記第２の配線層の前記導電膜は、前記第２の導電パターンを複数有し、
   前記複数の第２の導電パターンは、前記パッド領域の内部に離散的に配置されている請求項１または２に記載の半導体装置。
4. スクライブ領域とチップ領域とを有する半導体基板と、
   前記半導体基板の上に形成された複数の配線層と、
   前記複数の配線層の間に配置されたビア層と、
   前記複数の配線層に形成された導電膜と、
   前記ビア層に形成され、当該ビア層の上下の前記配線層の前記導電膜と接続するビアプラグと
   を有し、
   前記スクライブ領域は、前記チップ領域の外周であって前記半導体基板の縁に接して位置し、
   前記スクライブ領域は前記縁に接するパッド領域を有し、
   前記パッド領域は、前記複数の配線層の各々に、平面視において相互に重なって配置され、
   前記複数の配線層は、第１の配線層と第２の配線層を有し、
   前記第１の配線層の前記導電膜は、前記パッド領域の全面に形成された第１の導電パターンを有し、
   前記第２の配線層の前記導電膜は、前記パッド領域の一部に形成された第２の導電パターンを有し、
   前記第２の配線層の前記導電膜は、前記第２の導電パターンを複数有し、
   前記複数の第２の導電パターンは、前記パッド領域の内部に離散的に配置されており、
   前記第２の導電パターンの間隔は、第２の導電パターンに接続される配線の幅よりも狭い半導体装置。
5. 前記第２の導電パターンは、少なくとも前記縁から離れた位置に配置されている請求項１から４のいずれかに記載の半導体装置。
6. 前記第２の導電パターンは、少なくとも前記パッド領域の外周線のうち前記縁に重ならない部分に沿って配置されている請求項１から４のいずれかに記載の半導体装置。
7. 前記パッド領域は、前記縁と対向する第１の外周線と、前記縁及び前記第１の外周線に達する第２の外周線及び第３の外周線に囲まれてなり、前記第１の外周線及び前記第２の外周線からなる第１の頂点と、前記第１の外周線及び前記第３の外周線からなる第２の頂点を有し、
   前記第２の導電パターンは、前記第１の頂点または第２の頂点に接して配置されている請求項４に記載の半導体装置。
8. 表面に、スクライブ領域、及び前記スクライブ領域で区分された複数のチップ領域が画定された半導体ウェハの上にモニタ素子を形成する工程と、
   前記モニタ素子を形成した後、前記半導体ウェハの上に、ビア層と配線層とが交互に積層された多層配線層を形成する工程と、
   前記スクライブ領域に沿って前記半導体ウェハを切断し、複数のチップに分離する工程と
   を有し、
   前記ビア層は、前記ビア層の上下の前記配線層の導電膜と接続するビアプラグを有し、
   前記スクライブ領域は切除領域及びパッド領域を有し、
   前記切除領域は、前記スクライブ領域の幅方向に関して前記パッド領域よりも小さな寸法を有し、
   前記パッド領域は、前記複数の配線層の各々に、平面視において相互に重なって配置され、
   前記複数の配線層は、第１の配線層と第２の配線層を有し、
   前記第1の配線層の前記導電膜は、前記パッド領域の全面に形成された第1の導電パターンを有し、
   前記第２の配線層の前記導電膜は、前記パッド領域の一部に形成された第２の導電パターンを有し、
   前記半導体ウェハを切断する工程において、前記切除領域をダイシングブレードによって切除し、前記パッド領域の一部分は残す半導体装置の製造方法。

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