JP5953974B2 - 半導体装置及び半導体装置の製造方法 - Google Patents

半導体装置及び半導体装置の製造方法 Download PDF

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Description

以下に説明する実施形態は、スクライブライン(スクライブ領域)で切断された半導体装置、スクライブライン内にパッドを配置した半導体装置およびウェハ、及び半導体装置の製造方法に関する。
半導体ウェハのスクライブラインには、プロセスモニタ用のパッド(コンタクトパッド)が配置される。スクライブラインに沿って半導体ウェハをダイシングする際に、パッドが分断されてバリが発生する場合がある。バリの発生を低減させるために、上下のパッドを接続するビアプラグを、パッドの四隅に1個ずつ配置した構造が知られている。さらに、3層の配線層のうち、最下層を除く2層によってパッドを形成する構造が知られている。
また、ダイシングブレードの寿命を長くするために、最上層のパッドは電極形成領域全面に配置し、最上層以外の下層のパッドは電極形成領域の四隅に配置した構造が知られている。
特開2008−34783号公報 特開2007−173752号公報 特開2002−190456号公報 特開2005−158832号公報
配線層の積層数が多くなると、スクライブライン内に配置されるパッドの積層数も多くなる。パッドの積層数が多くなると、ダイシング時に、スクライブラインから素子形成領域に向かってクラックが発生しやすくなる。スクライブラインを狭くすると、クラックが耐湿リングの内側まで達し、電子回路の動作に悪影響を与える場合がある。
スクライブラインの幅が狭くなり、かつ配線層の積層数を多くしても、クラックの発生を抑制することができる半導体装置、及びその製造方法が望まれる。
一観点によると、スクライブ領域とチップ領域とを有する半導体基板と、前記半導体基板の上に形成された複数の配線層と、前記複数の配線層の間に配置されたビア層と、前記複数の配線層に形成された導電膜と、前記ビア層に形成され、当該ビア層の上下の前記配線層の前記導電膜と接続するビアプラグとを有し、前記スクライブ領域は、前記チップ領域の外周であって前記半導体基板の縁に接して位置し、前記スクライブ領域は前記縁に接するパッド領域を有し、前記パッド領域は、前記複数の配線層の各々に、平面視において相互に重なって配置され、前記複数の配線層は、第1の配線層と第2の配線層を有し、前記第1の配線層の前記導電膜は、前記パッド領域の全面に形成された第1の導電パターンを有し、前記第2の配線層の前記導電膜は、前記パッド領域の一部に形成された第2の導電パターンを有し、前記パッド領域は、前記縁と対向する第1の外周線と、前記縁及び前記第1の外周線に達する第2の外周線及び第3の外周線に囲まれてなり、前記第1の外周線及び前記第2の外周線からなる第1の頂点と、前記第1の外周線及び前記第3の外周線からなる第2の頂点を有し、前記第2の導電パターンは、前記第1の頂点または第2の頂点に鉤型に配置されている半導体装置が提供される。
本実施形態では、ダイシング時に、ダイシングブレードが、導電パターンを構成する金属材料の延性の影響を受け難い。これにより、半導体基板へのクラックの発生を抑制することができる。
(A)は実施形態1による半導体装置のダイシング前の半導体ウェハの平面図、(B)はチップ領域及びスクライブラインの拡大平面図である。 (A)及び(B)はそれぞれ実施形態1による半導体装置のダイシング前のスクライブライン内の1層目及び2層目の配線パターンを示す平面図である。 (A)は実施形態1による半導体装置のダイシング前のスクライブライン内の3層目及び4層目の配線パターンを示す平面図、(B)は実施形態1による半導体装置のダイシング前のスクライブライン内の5層目の配線パターンを示す平面図である。 実施形態1による半導体装置のダイシング前のパッド近傍の断面図である。 (A)は実施形態1による半導体装置の平面図、(B)は実施形態1による半導体装置のパッド領域の平面図、(C)は最上層よりも下の配線層のパッド領域の平断面図である。 比較対照例による半導体装置のパッド領域の断面図である。 (A)は比較対照例による半導体装置のダイシング前のスクライブライン及びダイシングブレードの平面図、(B)は(A)中の平面図、一点鎖線7B−7Bに沿った断面図、(C)はダイシングブレードの回転速度または送り速度と位置との関係を示すグラフである。 (A)は実施形態1による半導体装置のダイシング前のスクライブライン及びダイシングブレードの平面図、(B)は実施形態1による半導体装置のダイシング前のスクライブライン及びダイシングブレードの最上層よりも下の配線層の平断面図、(C)は(A)及び(B)に示す一点鎖線8C−8Cに沿った断面図、(D)はダイシングブレードの回転速度または送り速度と位置との関係を示すグラフである。 (A)は比較対照例による半導体装置のパッド領域内の導電パターン及び配線のパターンデータに対応するパターンの平面図、(B)は実施形態1による半導体装置のパッド領域内の導電パターン及び配線のパターンデータに対応するパターンの平面図である。 (A)は実施形態2による半導体装置のダイシング前のパッド近傍の断面図、(B)は実施形態2による半導体装置の2層目の配線層まで形成した段階の断面図である。 (A)は実施形態3による半導体装置のダイシング前の最上層のパッドの平面図、(B)は実施形態3による半導体装置のダイシング前の最上層より下の配線層のパッド領域内の導電パターンの平断面図、(C)は(A)及び(B)に示す一点鎖線11C−11Cに沿った半導体装置の断面図である。 (A)は参考例による半導体装置のダイシング前のパッド領域のレイアウトを示す平面図であり、(B)及び(C)は実施形態3による半導体装置のダイシング前のパッド領域のレイアウトを示す平面図である。 実施形態3の変形例による半導体装置のダイシング前の最上層より下の配線層のパッド領域内の導電パターンの平断面図である。 (A)は図13の変形例による半導体装置の平面図、(B)は同変形例による半導体装置のパッド領域の平面図、(C)は最上層よりも下の配線層のパッド領域の平断面図である。 (A)は実施形態4による半導体装置のダイシング前の最上層のパッドの平面図、(B)は実施形態4による半導体装置のダイシング前の最上層より下の配線層のパッド領域内の導電パターンの平断面図、(C)は(A)及び(B)に示す一点鎖線14C−14Cに沿った半導体装置の断面図である。 (A)は実施形態4による半導体装置の平面図、(B)は実施形態4による半導体装置のパッド領域の平面図、(C)は最上層よりも下の配線層のパッド領域の平断面図である。 (A)は実施形態4による半導体装置の他のパッド領域を示す平面図、(B)は(A)に対応した、最上層よりも下の配線層のパッド領域の平断面図である。 (A)は実施形態5による半導体装置のダイシング前の最上層のパッドの平面図、(B)は実施形態5による半導体装置のダイシング前の最上層より下の配線層のパッド領域内の導電パターンの平断面図、(C)は(A)及び(B)に示す一点鎖線15C−15Cに沿った半導体装置の断面図である。 (A)は実施形態5による半導体装置の平面図、(B)は実施形態5による半導体装置のパッド領域の平面図、(C)は最上層よりも下の配線層のパッド領域の平断面図である。 (A)は実施形態6による半導体装置のダイシング前の最上層のパッドの平面図、(B)は実施形態6による半導体装置のダイシング前の最上層より下の配線層のパッド領域内の導電パターンの平断面図、(C)は(A)及び(B)に示す一点鎖線16C−16Cに沿った半導体装置の断面図である。 (A)は実施形態6による半導体装置の平面図、(B)は実施形態6による半導体装置のパッド領域の平面図、(C)は最上層よりも下の配線層のパッド領域の平断面図である。 実施形態6の変形例による半導体装置のダイシング前の最上層より下の配線層のパッド領域内の導電パターンの平断面図である。 (A)は実施形態7による半導体装置のダイシング前の最上層のパッドの平面図、(B)は実施形態7による半導体装置のダイシング前の最上層より下の配線層のパッド領域内の導電パターンの平断面図、(C)は(A)及び(B)に示す一点鎖線18C−18Cに沿った半導体装置の断面図である。 (A)は実施形態7による半導体装置の平面図、(B)は実施形態7による半導体装置のパッド領域の平面図、(C)は最上層よりも下の配線層のパッド領域の平断面図である。 (A)〜(C)は実施形態7の変形例による半導体装置のダイシング前の最上層より下の配線層のパッド領域内の導電パターンの平断面図である。 (A)及び(B)は比較対照例による半導体装置の最上層より下の配線層のパッド領域内の導電パターンの平断面図、(C)及び(D)は実施形態7による半導体装置の最上層より下の配線層のパッド領域内の導電パターンの平断面図である。 (A)は実施形態8による半導体装置のダイシング前の最上層のパッドの平面図、(B)は実施形態8による半導体装置のダイシング前の最上層より下の配線層のパッド領域内の導電パターンの平断面図、(C)は(A)及び(B)に示す一点鎖線21C−21Cに沿った半導体装置の断面図である。 (A)は実施形態1による半導体装置の平面図、(B)は実施形態1による半導体装置のパッド領域の平面図、(C)は最上層よりも下の配線層のパッド領域の平断面図である。 (A)〜(C)は実施形態8の変形例による半導体装置のダイシング前の最上層より下の配線層のパッド領域内の導電パターンの平断面図である。 (A)は実施形態9による半導体装置のダイシング前の最上層のパッドの平面図、(B)は実施形態9による半導体装置のダイシング前の最上層より下の配線層のパッド領域内の導電パターンの平断面図、(C)は(A)及び(B)に示す一点鎖線23C−23Cに沿った半導体装置の断面図である。 (A)は実施形態9による半導体装置の平面図、(B)は実施形態9による半導体装置のパッド領域の平面図、(C)は最上層よりも下の配線層のパッド領域の平断面図である。 (A)は実施形態10による半導体装置のダイシング前の最上層のパッドの平面図、(B)は実施形態10による半導体装置のダイシング前の最上層より下の配線層のパッド領域内の導電パターンの平断面図、(C)は図24(A)及び図24(B)に示す一点鎖線24C−24Cに沿った半導体装置の断面図である。 (A)は実施形態10による半導体装置の平面図、(B)は実施形態10による半導体装置のパッド領域の平面図、(C)は最上層よりも下の配線層のパッド領域の平断面図である。 (A)は実施形態10の一変形例による半導体装置のダイシング前の最上層のパッドの平面図、(B)は実施形態10前記変形例による半導体装置のダイシング前の最上層より下の配線層のパッド領域内の導電パターンの平断面図、(C)は(A)及び(B)に示す一点鎖線25C−25Cに沿った半導体装置の断面図である。 (A)は実施形態10に係る半導体ウェハの一例を示す平面図、(B)は前記半導体ウェハで使われるモニタ素子の例を示す平面図である。 (A)は図35(A)による半導体ウェハの線27A−27Aに沿った断面図、(B)は図35(A)による半導体ウェハの線27B−27Bに沿った断面図である。
[実施形態1]
図1(A)は、実施形態1による半導体ウェハ30のダイシング前における平面図を示す。
図1(A)を参照するに、実施形態1では半導体ウェハ30の表面に、行列状に複数のチップ領域32が配置される。チップ領域32の間に、スクライブライン31が画定されている。スクライブライン31は、格子状の平面形状を有する。
図1(B)は、前記チップ領域32及びスクライブライン31の一部を示す拡大平面図である。
図1(B)を参照するに、実施形態1では複数のチップ領域32の各々の外周線に沿って、耐湿リング36が形成されている。また相互に隣り合うチップ領域32の間にスクライブライン31が画定されている。スクライブライン31内に、検査用の複数のパッド領域33が配置されている。パッド領域33は、多層配線層の各配線層において、同じ位置に配置される。すなわち、平面視において、すべての配線層のパッド領域33が相互に重なる。
ダイシングブレード34により、スクライブライン31に沿って半導体ウェハ30が、個々の半導体チップに切断される。ダイシングブレード34によって切除される領域35(以下、「切除領域」という。)は、スクライブライン31よりも細い。前記パッド領域33の各々の幅方向の寸法は、前記切除領域35の幅よりも大きい。このため、パッド領域33の各々が切除領域35で分断され、一部分が個片化された半導体チップに残存する。
スクライブライン31の幅は、例えば30μm〜120μmの範囲内である。スクライブライン31の幅に基づいて、種々の厚さのダイシングブレードから、ダイシングに用いるダイシングブレード34が選択される。スクライブライン31の幅が上記範囲内であるとき、ダイシングブレード34の厚さ、すなわちダイシングブレード34によって除去される切除領域35の幅は、15μm〜50μmの範囲内である。ただし切除領域35の幅がスクライブライン31の幅を超えることはない。一例として、スクライブライン31の幅が80μmであるとき、一般的に、厚さ35μm〜40μmのダイシングブレード34が使用される。切除領域35の幅は、ダイシングブレード34の厚さよりやや広くなる。切除領域35の幅は35μm以上となることがある。
パッド領域33は、例えば正方形または長方形であり、一辺の長さは、スクライブライン31の幅に基づいて設定される。例えば、スクライブライン31の幅が40μmであるとき、スクライブライン31の幅方向に関するパッド領域33の寸法は35μm程度に設定され、スクライブライン31の幅が120μmであるとき、パッド領域33の寸法は80μm程度に設定される。
図2(A)は、スクライブライン31内に形成されたプロセスコントロールモニタ素子及び1層目の配線パターンの平面図を示す。
図2(A)の平面図は、スクライブライン31内の半導体ウェハ30(図1(A))の表面に、モニタ素子40が形成されていることを示している。図示の例ではモニタ素子40は、例えばMOSトランジスタである。ただしモニタ素子40はMOSトランジスタに限定されるものではなく、ポリシリコンパタ―ンよりなる抵抗素子や、キャパシタであってもよい。
図2(A)を参照するに、スクライブライン31内に、ほぼ正方形のパッド領域33が画定されているのがわかる。前記パッド領域33内には、その外周線に沿った環状(ループ状)の導電パターン50が、例えば金属膜により形成されている。図2(A)に現れていないパッド領域33内にも、同一形状の導電パターン50が形成されている。
さらに図示の例では前記スクライブライン31の一方の縁よりもやや内側にソース配線42が配置され、それよりもやや内側にゲート配線41が配置されている。スクライブライン31の他方の縁よりもやや内側に、ドレイン配線43が配置され、それよりもやや内側にウェル配線44が配置されている。ソース配線42、ゲート配線41、ドレイン配線43、及びウェル配線44は、スクライブライン31の長さ方向に延在する。パッド領域33は、ゲート配線41とウェル配線44との間に画定されている。
ゲート配線41から、スクライブライン31の幅方向に分岐した支線が、ビアプラグV1を介してモニタ素子40のゲート電極に接続されている。ソース配線42から分岐した支線が、ビアプラグV2を介してモニタ素子40のソースに接続されている。ソース配線42の支線とゲート配線41とが交差する箇所において、ゲート配線41が分断されている。ウェル配線44から分岐した支線が、ビアプラグV4を介して、モニタ素子40が配置されているウェルに接続されている。ドレイン配線43から分岐した支線が、ビアプラグV3を介してモニタ素子40のドレインに接続されている。ドレイン配線43の支線とウェル配線44とが交差する箇所において、ドレイン配線43の支線が分断されている。
ゲート配線41は、スクライブライン31の縁と、パッド領域33とに挟まれた領域において、スクライブライン31の幅方向に折れ曲がり、導電パターン50に接続されている。ソース配線42、ドレイン配線43、及びウェル配線44は、それぞれ図2(A)に現れていないパッド領域33内の導電パターン50に接続されている。さらに、ゲート配線41、ソース配線42、ドレイン配線43、及びウェル配線44は、それぞれ図2(A)に現れていない他のモニタ素子のゲート電極、ソース、ドレイン、及びウェルに接続されている。
図2(B)は、スクライブライン31内に形成された2層目の配線パターンの平面図を示す。なお、1層目の配線パターンを破線で示す。
図2(B)を参照するに、図2Aに示した1層目の配線層のパッド領域33と同じ位置に、2層目のパッド領域33が画定されていることがわかる。パッド領域33内に、その外周線に沿って、環状の導電パターン50が形成されている。この導電パターン50は、1層目の導電パターン50と同一の平面形状を有する。導電パターン50は、ビアプラグV5を介して、1層目の導電パターン50に接続されている。
1層目で分断されていたゲート配線41が、2層目の配線51によって接続される。同
様に、1層目で分断されていたドレイン配線43の支線が、2層目の配線52によって接
続される。
図3(A)は、スクライブライン31内に形成された3層目及び4層目の導電パターンの平面図を示す。1層目及び2層目の配線パターンを破線で示す。
図3(A)を参照するに、図2(A)に示した1層目の配線層のパッド領域33と同じ位置に、3層目及び4層目のパッド領域33が画定されていることがわかる。パッド領域33内に、その外周線に沿って、環状の導電パターン50が形成されている。この導電パターン50は、1層目の導電パターン50と同一の平面形状を有する。導電パターン50は、ビアプラグV5を介して、その下の導電パターン50に接続されている。
図3(B)は、スクライブライン31内に形成された5層目(最上層)の導電パターンの平面図を示す。なお、1層目〜4層目の導電パターンを破線で示す。
図3(B)を参照するに、先に図2(A)に示した1層目の配線層のパッド領域33と同じ位置に、5層目のパッド領域33が画定されていることがわかる。またパッド領域33内にはパッド55が形成されている。パッド55は、パッド領域33の全域にベタに配置された導電膜、例えば金属膜で構成される。パッド55は、ビアプラグV5を介して、4層目の導電パターン50(図3(A))に接続されている。
前記配線41〜44、51、52、導電パターン50、パッド55、ビアプラグV1〜V5は、アルミニウムや銅等の金属材料で形成される。
図4は、図3(B)の一点鎖線3−3に沿った断面図を示す。
図4を参照するに、半導体ウェハ30の上に、ビア層57A〜57Eと、配線層58A〜58Eとが交互に積層されていることがわかる。ビア層57A〜57Eの各々は、絶縁膜と、その絶縁膜中に配置された導電性のビアプラグとを含む。配線層58A〜58Eの各々は、絶縁膜と、その絶縁膜中に配置された配線等の導電パターンを含む。
図4を参照するに、1層目の配線層58Aに、ゲート配線41及びソース配線42が形成されている。ゲート配線41は、ソース配線42によって分断されている。1層目〜4層目の配線層58A〜58Dのパッド領域33に、それぞれ環状の導電パターン50が形成されている。最上層58Eのパッド領域33内に、ベタの導電膜からなるパッド55が形成されている。2層目〜5層目のビア層57B〜57Eに、ビアプラグV5が配置されている。1層目のビア層57Aのパッド領域33内には、ビアプラグが形成されていない。
2層目の配線層58Bに、分断されたゲート配線41を接続する配線51が形成されている。
2層目〜4層目のビアプラグV5は、厚さ方向に隣り合う2つの導電パターン50を相互に接続する。5層目のビアプラグV5は、4層目の導電パターン50と最上層のパッド55とを接続する。
5層目の配線層58Eの上に、絶縁材料からなる保護膜59が形成されている。保護膜59に、パッド55の上面を露出させるための開口60が形成されている。
パッド55にプローブ針62を接触させることにより、モニタ素子40(図2(A))の電気的特性を測定することができる。モニタ素子40の電気的特性を測定した後、半導体ウェハ30を、スクライブライン31(図2(A)〜図2(B)、図3(A)〜図3(B))に沿ってダイシングする。なお、必要であれば、ダイシング前に、ポリイミド等で半導体ウェハ30の表面を保護する。
図5(A)は、ダイシングによって個片化された本実施形態による半導体装置の概略平面図を示す。半導体装置は、図4に示した半導体ウェハ30から切り出された半導体基板30A、及びその上に積層された複数のビア層57A〜57E(図4)、複数の配線層58A〜58E(図4)を含む。図1(B)に示したように、切除領域35がスクライブライン31よりも狭いため、チップ領域32の外側に、スクライブライン31の一部が残存している。残存したスクライブライン31内に、パッド55の一部も残存している。
図5(B)は、残存したパッド55の平面図を示す。ダイシング後のパッド領域33の外周線の一部33Aが、半導体基板30Aの縁に一致する。パッド領域33の全域に、パッド55が配置されている。パッド55は、パッド領域33内にベタに配置された導電膜で構成される。パッド55の外周線よりもやや内側に、半導体基板30Aの縁と一致しない部分33Bに沿って、複数のビアプラグV5が配列している。
図5(C)は、2層目〜4層目の配線層58B〜58D(図4)の平断面図を示す。
図5(C)を参照するに、パッド領域33の外周線のうち、半導体基板30Aの縁と一致しない部分33Bに沿うように、線状に、導電パターン50が残存している。導電パターン50と重なるように、複数のビアプラグV5が配置されている。
実施形態1の効果について説明する前に、比較対照例について説明する。
図6は、比較対照例による半導体装置のパッド領域の断面図を示す。
図6を参照するに、比較対照例においては、パッド領域33内の1層目〜4層目の導電パターン50、及び5層目のパッド55が、すべてベタの導電膜で構成されている。導電パターン50、及びパッド55を接続するビアプラグV5は、パッド領域33内にほぼ均一に分布している。ダイシング時に、パッド領域33の中心を含む切除領域35が、ダイシングブレードによって切除される。
図7(A)は、比較対照例による半導体ウェハ300について、パッド領域33、ダイシングブレード34、及び切除領域35を平面図で示す。
図7(A)を参照するに、複数のパッド領域33のほぼ中心を、切除領域35が通過する。パッド領域33内に、ベタの導電膜からなるパッド55が配置されている。
図7(B)は、図7(A)の一点鎖線7B−7Bに沿った断面図を示す。半導体ウェハ30の上に、ビア層と配線層とを含む多層配線層65が形成されている。多層配線層65は、パッド55及び導電パターン50を含む。回転するダイシングブレード34を、図6Bの右端から左方に移動させることにより、ダイシングが行われる。
図7(C)は、ダイシング時におけるダイシングブレード34の回転速度または送り速度の一例を示す。図7(C)において横軸は、スクライブラインに沿った位置を表し、縦軸は、ダイシングブレード34の回転速度または送り速度を表す。
図7(C)を参照するに、ダイシングブレード34(図7(B))が左方に向かって移動し、その先端がパッド領域33に達すると、ダイシングブレード34が、パッド55や導電パターン50を構成する金属の延性の影響を受けて、回転速度及び送り速度が設定値以下になってしまう。
ダイシングブレード34の先端がパッド領域33を通り過ぎると、ダイシングブレード34が金属の延性の影響を受けなくなる。このため、ダイシングブレード34の回転速度及び送り速度が、設定値まで回復する。ダイシングブレード34の回転速度及び送り速度が急激に回復することにより、半導体ウェハ30にクラックが発生する場合がある。
発明者らの実験によると、パッド領域33内に配置されたベタのアルミニウム膜からなる導電パターン50、及びパッド55の合計の積層数が5層になると、クラックの発生頻度が急激に高くなることがわかった。なお、導電パターン50、及びパッド55の合計の積層数が3層の場合には、クラックは発生しなかった。すなわち、ダイシングブレード34が通過する領域(切除領域35)内に配置される金属の体積を小さくすること、またはダイシングブレード34に金属の延性の影響が及びにくい金属配置とすることが、クラック発生の抑制に有効である。
図8(A)は、実施形態1による半導体ウェハ30についてパッド領域33、ダイシングブレード34、及び切除領域35を平面図で示す。
図8(A)を参照するに、複数のパッド領域33のほぼ中心を、切除領域35が通過する。またパッド領域33内には、ベタの導電膜からなるパッド55が配置されている。
図8(B)は、3層目または4層目の配線層58D(図4)の平断面図を示す。
図8(B)を参照するに、パッド領域33内に、環状の導電パターン50が形成されている。
図8(C)は、図8(A)及び図8(B)の一点鎖線8C−8Cに沿った断面図を示す。なお、図8(C)では、図2(A)及び図2(B)に示した1層目の配線及び2層目の配線の表示は省略している。
図8(C)を参照するに、1層目〜4層目の導電パターン50は、環状の平面形状を有するため、図8(C)に示した断面においては、パッド領域33の右端と左端とに導電膜が出現し、パッド領域33の内奥部には、導電膜が出現しない。
図8(D)は、ダイシング時におけるダイシングブレード34の回転速度または送り速度の一例を示す。なお図8(D)の横軸及び縦軸は、図7(C)の横軸及び縦軸に対応する。
図8(D)を参照するに、ダイシングブレード34(図8(C))が左方に向かって移動し、その先端がパッド領域33に達すると、ダイシングブレード34が、パッド55や導電パターン50を構成する金属の延性の影響を受けて、回転速度及び送り速度が設定値以下になってしまう。ただし、1層目〜4層目の導電パターン50は、環状の平面形状を有するため、ダイシングブレード34に与える延性の影響が小さい。このため、回転速度及び送り速度の低下幅は、図7(C)に示した比較対照例の場合に比べて小さい。ダイシングブレード34の先端がパッド領域33を通り過ぎたときの、回転速度及び送り速度の回復幅も、図7(C)に示した比較対照例の場合に比べて小さい。このため、比較対照例に比べて、半導体ウェハ30にクラックが発生し難い。
ダイシングブレード34が、1層目〜4層目の導電パターン50から延性の影響を受けにくくするために、導電パターン50の内周線で囲まれた領域の幅(スクライブライン31の幅方向の寸法)を、切除領域34の幅より大きくすることが好ましい。
次に、図9(A)及び図9(B)を参照して、パッド領域33内の導電パターン50を環状パターンにしたことが、パターンレイアウト設計に与える影響について説明する。
図9(A)は、図6に示した比較対照例によるパッド領域33内の導電パターン50及び配線41のパターンデータで表されるパターンの平面図を示す。
図9(A)を参照するに、導電パターン50は、パッド領域33の全域にベタに配置された導電膜で構成されている。導電パターン50は、モニタ素子40(図2(A))と接続するための配線41等のレイアウトの設計とは別に、予めレイアウト設計されている。配線41等のレイアウト設計を行う際には、配線41の一部がパッド領域33と重なるように、配線41の形状及びレイアウトを決定する。配線41のパターンデータと、導電パターン50のパターンデータとを合成することにより、配線41及び導電パターン50が配置される配線層のパターンデータが得られる。
図9(B)は、実施形態1による半導体装置の導電パターン50及び配線41のパターンデータで表されるパターンの平面図を示す。
図9(B)を参照するに、導電パターン50は、パッド領域33の外周線に沿った環状の導電膜で構成される。配線41のレイアウトを設計する際には、図9(A)の場合と同様に、配線41の一部がパッド領域33と重なるように、配線41の形状及びレイアウトを決定する。配線41とパッド領域33とが重なるとき、配線41は、必ず環状の導電パターン50にも重なる。従って、配線41のレイアウト設計には、導電パターン50がベタの導電膜で構成されている構造(図6)と同様の手順を適用することができる。
なお以上の説明では配線層数が5層の例を説明したが、本実施形態、および以下の他の実施形態でも、層数は5層あるいは特定の層数に限定されるものではなく、本実施形態は層数が5層よりも少ない、あるいは多い場合も含むものである。
[実施形態2]
次に、実施形態2について説明する。以下、実施形態1との相違点について説明し、同一の構成については説明を省略する。
図10(A)は、実施形態2による半導体ウェハ30、およびその上に形成された積層構造の断面図を示す。図10(A)に示した断面図は、実施形態1の図4に示した断面図に対応する。図10(A)の断面内の各構成要素には、図4の対応する構成要素に付した参照符号と同一の参照符号が付されている。
実施形態1では、1層目〜4層目までの導電パターン50が、すべて環状の平面形状を有していた。実施形態2においては、2層目の配線層58Bの導電パターン50が、ベタの導電膜で構成されている。発明者らの実験によると、パッド領域33内に配置されたベタの導電膜が3層以下の場合には、ダイシング時にクラックが発生しないことがわかった。従って、実施形態2においても、クラックの発生を抑制することができる。
図10(B)は、2層目の配線層58Bを形成した時点の断面図を示す。
図10(B)に示したように、2層目の配線層58Bを形成した時点で、導電パターン50とモニタ素子40との接続が完了している。2層目の導電パターン50にプローブ針62を接触させることにより、モニタ素子40(図2(A))の電気的特性を測定することができる。
本実施形態によれば、最上層よりも下の配線層に配置される導電パターン50をベタの導電膜で形成することにより、最上層の配線層58Eを形成する前に、モニタ素子40の電気的特性を測定することができる。ただし、1層目の配線層58Aが形成された時点では、図2(A)に示したように、導電パターン50とモニタ素子40との接続が完了していない。導電パターン50とモニタ素子40との接続が完了する工程で形成される配線層の導電パターン50を、ベタの導電膜で構成することが好ましい。
なお、2層目より上の配線層の導電パターン50を、ベタの導電膜で構成してもよい。クラックの発生を抑制するために、最上層のパッド55を含めて、ベタの導電膜の積層数を3層以下にすることが好ましい。
半導体ウェハ処理工程が終了した時点で、モニタ素子40の電気的特性を測定するために、最上層のパッド領域33に、ベタの導電膜で構成されたパッド55を配置することが好ましい。
なお以上の説明では配線層数が5層の例を説明したが、本実施形態、および以下の他の実施形態でも、層数は5層あるいは特定の層数に限定されるものではなく、本実施形態は層数が5層よりも少ない、あるいは多い場合も含むものである。
本実施形態においてダイシング後に得られる半導体装置の平面図は、先に図5(A)〜(C)で説明したものと同様であり、説明を省略する。
[実施形態3]
次に、実施形態3について説明する。以下、実施形態1による半導体装置との相違点について説明し、同一の構成については説明を省略する。
図11(A)は、実施形態3による半導体ウェハ30のダイシング前におけるパッド55の平面図を示す。
図11(A)を参照するに、実施形態3による半導体装置のパッド55、及びその下のビアプラグV5は、図3(B)に示した実施形態1のパッド55及びビアプラグV5と同一の構成を有する。ビアプラグV5の配置は、実施形態1のビアプラグV5の配置と同一である必要はない。
図11(B)は、1層目〜4層目の導電パターン50の平面図を示す。
図11(B)を参照するに、導電パターン50は、複数のドットパターン50Aで構成されている。ドットパターン50Aは、パッド領域33内に、その外周線に沿うように配置されている。1つのドットパターン50A内には、1つのビアプラグV5が配置されている。なお、1つのドットパターン50A内に配置されるビアプラグV5の個数は1個である必要はなく、配置可能な範囲で複数個配置してもよい。
切除領域35でダイシングした後の半導体装置においては、パッド領域33の外周線のうち、ダイシング後の半導体基板の縁と一致しない部分に沿って、ドットパターン50Aが配置される。このようにドットパターン50Aを配置することにより、ダイシングブレード34が金属から受ける延性の影響を軽減することができる。
ドットパターン50Aは、ダイシングブレード34の厚さよりも小さくすることが好ましい。ドットパターン50Aの寸法を、ダイシングブレード34の厚さより小さくすることにより、金属の延性に起因するダイシングブレード34の回転速度や送り速度の低下が生じにくくなる。これにより、クラックの発生が抑制される。
また、酸化シリコン膜や窒化シリコン膜等の絶縁膜で、複数のドットパターン50Aに分断されていれば、金属の延性がダイシングブレード34の回転速度や送り速度に与える影響が軽減される。スクライブライン31内に配置された金属が、ダイシングブレード34の厚さより小さな複数のドットパターン50Aに分割されていることが、チップ分割の観点から好ましい。
図11(C)は、図11(A)及び図11(B)の一点鎖線11C−11Cに沿った断面図を示す。
図11(C)を参照するに、最上層のパッド55のみが、ベタの導電膜で構成されており、1層目〜4層目の配線層の導電パターン50は、複数のドットパターン50A(図11(B))で構成される。
次に、図12(A)〜図12(C)を参照して、パッド領域33内の導電パターン50を、複数のドットパターン50Aで構成したことが、パターンレイアウト設計に与える影響について説明する。
図12(A)は、配線41の一部がパッド領域33と重なるように、配線41をレイアウトした一例を示す。
図12(A)を参照するに、配線41が、ドットパターン50Aの間を通過して、パッド領域33内に進入している。この例では、配線41が導電パターン50に接続されない。
図12(B)は、配線41の一部が、1つのドットパターン50Aと重なるように、配線41をレイアウトした例を示す。この例では、配線41が導電パターン50に接続される。
図12(B)を参照するに、ドットパターン50Aの間隔が配線41の幅よりも広い場合には、配線41のレイアウト設計時に、配線41の一部がパッド領域33と重なるという条件では十分ではない。配線41の一部が少なくとも1つのドットパターン50Aと重なるという条件で、配線41のレイアウトを決定しなければならない。
図12(C)は、ドットパターン50Aの間隔が配線41の幅よりも狭い場合のレイアウトの一例を示す。配線41の一部がパッド領域33と重なるように、配線41のレイアウト設計を行うと、配線41は、少なくとも1つのドットパターン50Aと重なる。このため、配線41のレイアウト設計時には、配線41の一部がパッド領域33と重なるという条件で、配線41のレイアウトを決定すればよい。
図13は、実施形態3の変形例による半導体装置のダイシング前の1層目〜4層目の導電パターン50の平面図を示す。
図11(B)に示した例では、導電パターン50が、ドットパターン50Aのみで構成されていた。図13に示した変形例では、導電パターン50が、ドットパターン50A及び長方形パターン50Bで構成される。長方形パターン50Bは、その長い辺がパッド領域33の外周線に沿うように配置される。1つの長方形パターン50B内には、複数、例えば2つのビアプラグV5が配置される。
実施形態3、及びその変形例においては、実施形態1と比較して、ダイシング時に、導電パターン50を構成する金属の延性の影響をさらに軽減することができる。これにより、半導体ウェハ30にクラックが発生し難くなる。
また、実施形態3、及びその変形例においても、図10(A)に示した実施形態2のように、一部の配線層の導電パターン50を、ベタの導電膜で構成してもよい。
図14(A)は、ダイシングによって個片化された本実施形態による半導体装置の概略平面図を示す。本実施形態においても半導体装置は、図4に示した半導体ウェハ30から切り出された半導体基板30A、及びその上に積層された複数のビア層57A〜57E(図4)、複数の配線層58A〜58E(図4)を含む。図1(B)に示したように、切除領域35がスクライブライン31よりも狭いため、チップ領域32の外側に、スクライブライン31の一部が残存している。残存したスクライブライン31内に、パッド55の一部も残存している。
図14(B)は、残存したパッド55の平面図を示す。ダイシング後のパッド領域33の外周線の一部33Aが、半導体基板30Aの縁に一致する。パッド領域33の全域に、パッド55が配置されている。パッド55は、パッド領域33内にベタに配置された導電膜で構成される。パッド55の外周線よりもやや内側に、半導体基板30Aの縁と一致しない部分33Bに沿って、複数のビアプラグV5が配列している。
図14(C)は、2層目〜4層目の配線層58B〜58D(図4)の平断面図を示す。
図14(C)を参照するに、パッド領域33の外周線のうち、半導体基板30Aの縁と一致しない部分33Bに沿うように、導電パターン50A,50Bが残存している。導電パターン50Aには単一のビアプラグV5が、また導電パターン50Bには隣接する一対のビアプラグV5が配置されている。導電パターン50A,50Bは前記パッド領域22の外周線33Bに沿って、一列に配列されている。
[実施形態4]
次に、実施形態4について説明する。以下、実施形態1との相違点について説明し、同一の構成については説明を省略する。
図15(A)は、実施形態4による半導体ウェハ30のダイシング前におけるパッド55の平面図を示す。
図15(A)は、本実施形態における最上層のパッド55の平面形状が、図3Bに示した実施形態1のパッド55と同一であることを示している。
図15(B)は、1層目、3層目〜4層目の配線層の導電パターン50の平面図を示す。
図15(B)を参照するに、パッド領域33内のうち、切除領域35によって分離される2つの領域の一方(図13(B)において切除領域35より上側の領域)にのみ導電パターン50が配置されていることがわかる。また導電パターン50は、パッド領域33の外周線のうち、切除領域35と平行な部分に沿って配置された長方形の導電膜で構成される。導電パターン50は、切除領域35から離れて配置される。ダイシング後は、導電パターン50は、個片化された半導体基板30Aの縁から離れて配置されることになる。
図15(B)において切除領域35より下側の半導体基板30Aでは、ダイシング後に、パッド領域33内に導電パターンが残存しない。
図15(C)は、図15(A)及び図15(B)の一点鎖線14C−14Cに沿った断面図を示す。
図15(C)を参照するに、本実施形態では2層目の導電パターン50及び最上層のパッド55が、パッド領域33内の全域に配置されたベタの導電膜で構成されていることがわかる。1層目、3層目、4層目の導電パターン50は、切除領域35を基準として、片側にのみ配置されている。図13Cでは、1層目、3層目、4層目の導電パターン50を、すべて切除領域35の左側に配置したが、1層目の導電パターン50を切除領域35の右側に配置してもよいし、3層目及び4層目の導電パターン50を切除領域35の右側に配置してもよい。いずれの場合も、導電パターン50は、ダイシング後の半導体基板30Aの縁から離れた位置に配置される。
実施形態4においては、2層目の導電パターン50及び最上層のパッド55の2層の導電膜の延性が、ダイシングブレードの回転に影響を及ぼし、1層目、3層目、4層目の導電パターン50は、ダイシングブレードの回転に影響を及ぼさない。このため、半導体ウェハ30へのクラックの発生を抑制することができる。また、2層目の導電パターン50が、パッド領域33の全域に配置されたベタの導電膜で構成されている。このため、図9Bに示した実施形態2と同様に、2層目の配線層58Bを形成した時点で、モニタ素子40(図2(A))の電気的特性を測定することができる。
図16(A)は、ダイシングによって個片化された本実施形態による半導体装置の概略平面図を示す。半導体装置は、図4に示した半導体ウェハ30から切り出された半導体基板30A、及びその上に積層された複数のビア層57A〜57E(図4)、複数の配線層58A〜58E(図4)を含む。図1(B)に示したように、切除領域35がスクライブライン31よりも狭いため、チップ領域32の外側に、スクライブライン31の一部が残存している。残存したスクライブライン31内に、パッド55の一部も残存している。ただし本実施形態では残存しているパッド55のうち、対向する辺に互いに対応して形成された一対のパッドは後で説明するように同一ではないので、一方を符号55Rで示し、他方を符号55Lで示す。
図16(B)は、残存したパッド55Rの平面図を示す。ダイシング後のパッド領域33の外周線の一部33Aが、半導体基板30Aの縁に一致する。パッド領域33の全域に、パッド55が配置されている。パッド55は、パッド領域33内にベタに配置された導電膜で構成される。パッド55の外周線よりもやや内側に、半導体基板30Aの縁と一致しない部分33Bに沿って、複数のビアプラグV5が二列構成で配列している。
図16(C)は、2層目〜4層目の配線層58B〜58D(図4)の平断面図を示す。
図16(C)を参照するに、パッド領域33の外周線のうち、半導体基板30Aの縁と一致しない部分33Bに沿うように、導電パターン50が延在している。導電パターン50と重なるように、複数のビアプラグV5が二列構成で配置されている。
図17(A)は、残存したパッド55Lの平面図を示す。パッド55Lにおいても、ダイシング後のパッド領域33の外周線の一部33Aが、半導体基板30Aの縁に一致する。またパッド55は、パッド領域33内にベタに配置された導電膜で構成される。ただしパッド55LにはビアプラグV5は配置されていないことに注意が必要である。
[実施形態5]
次に、実施形態5について説明する。以下、実施形態1との相違点について説明し、同一の構成については説明を省略する。
図18(A)は、実施形態5による半導体ウェハ30のダイシング前におけるパッド55の平面図を示す。
図18(A)において最上層のパッド55の平面形状は、図3(B)に示した実施形態1のパッド55と同一である。
図18(B)は、1層目、3層目及び4層目の配線層の導電パターン50の平面図を示す。
図18(B)を参照するに、パッド領域33内のうち、切除領域35によって分離される2つの領域の各々に導電パターン50が配置されている。導電パターン50は、パッド領域33の外周線のうち、切除領域35と平行な部分に沿って配置された長方形の導電膜で構成される。導電パターン50は、切除領域35から離れて配置される。ダイシング後は、導電パターン50は、個片化された半導体基板30Aの縁から離れて配置されることになる。
図18(C)は、図18(A)及び図18(B)の一点鎖線15C−15Cに沿った断面図を示す。
図18(C)を参照するに、2層目の導電パターン50及び最上層のパッド55が、パッド領域33内の全域に配置されたベタの導電膜で構成されている。1層目、3層目、4層目の導電パターン50は、切除領域35から離れた位置に配置されている。
実施形態5においても、実施形態4と同様に、1層目、3層目、4層目の導電パターン50は、ダイシングブレードの回転に影響を及ぼさない。このため、半導体ウェハ30へのクラックの発生を抑制することができる。また、2層目の導電パターン50が、パッド領域33の全域に配置されたベタの導電膜で構成されている。このため、図10(B)に示した実施形態2と同様に、2層目の配線層58Bを形成した時点で、モニタ素子40(図2(A))の電気的特性を測定することができる。
図19(A)は、ダイシングによって個片化された本実施形態による半導体装置の概略平面図を示す。半導体装置は、図4に示した半導体ウェハ30から切り出された半導体基板30A、及びその上に積層された複数のビア層57A〜57E(図4)、複数の配線層58A〜58E(図4)を含む。図1(B)に示したように、切除領域35がスクライブライン31よりも狭いため、チップ領域32の外側に、スクライブライン31の一部が残存している。残存したスクライブライン31内に、パッド55の一部も残存している。
図19(B)は、残存したパッド55の平面図を示す。ダイシング後のパッド領域33の外周線の一部33Aが、半導体基板30Aの縁に一致する。パッド領域33の全域に、パッド55が配置されている。パッド55は、パッド領域33内にベタに配置された導電膜で構成される。パッド55の外周線よりもやや内側に、半導体基板30Aの縁と一致しない部分33Bに沿って、複数のビアプラグV5が配列している。
図19(C)は、2層目〜4層目の配線層58B〜58D(図4)の平断面図を示す。
図19(C)を参照するに、パッド領域33の外周線のうち、半導体基板30Aの縁と一致しない部分33Bに沿うように、線状に、導電パターン50が残存している。導電パターン50と重なるように、複数のビアプラグV5が配置されているのがわかる。
[実施形態6]
次に、実施形態6について説明する。以下、実施形態1との相違点について説明し、同一の構成については説明を省略する。
図20(A)は、実施形態6による半導体ウェハ30のダイシング前におけるパッド55の平面図を示す。
図20(A)において、最上層のパッド55の平面形状は、前記図3(B)に示した実施形態1のパッド55と同一である。
図20(B)は、最上層以外の配線層の導電パターン50の平断面図を示す。
図20(B)ではパッド領域33の四隅の近傍に配置されたドットパターン50Aにより、導電パターン50が構成される。1つの隅に対応して、3個のドットパターン50Aが配置されている。3個のドットパターン50Aのうち1つは、パッド領域33の頂点に対応する位置に配置されている。他の2つのドットパターン50Aは、それぞれ、頂点からパッド領域33の外周線が延びる2つの方向に離れた位置に配置されている。いずれのドットパターン50Aも、切除領域35から離れている。ダイシング後には、1層目〜4層目の導電パターン50は、パッド領域33の頂点のうち、個片化された半導体基板30Aの縁から離れた頂点に対応する位置に残存する。
図20(C)は、前記図20(A)及び図20(B)の一点鎖線16C−16Cに沿った断面図を示す。
図20(C)を参照するに、1層目〜4層目の導電パターン50は、切除領域35から離れて、その両側に配置されていることがわかる。
図21(A)は、ダイシングによって個片化された本実施形態による半導体装置の概略平面図を示す。半導体装置は、図4に示した半導体ウェハ30から切り出された半導体基板30A、及びその上に積層された複数のビア層57A〜57E(図4)、複数の配線層58A〜58E(図4)を含む。図1(B)に示したように、切除領域35がスクライブライン31よりも狭いため、チップ領域32の外側に、スクライブライン31の一部が残存している。残存したスクライブライン31内に、パッド55の一部も残存している。
図21(B)は、残存したパッド55の平面図を示す。ダイシング後のパッド領域33の外周線の一部33Aが、半導体基板30Aの縁に一致する。パッド領域33の全域に、パッド55が配置されている。パッド55は、パッド領域33内にベタに配置された導電膜で構成される。前記外周線11Aよりも内側の前記パッド55の頂点対応して、半導体複数の、図示の例では3個のビアプラグV5が配列しているのがわかる。
図21(C)は、2層目〜4層目の配線層58B〜58D(図4)の平断面図を示す。
図21(C)を参照するに、パッド領域33の外周線のうち、半導体基板30Aの縁と一致しない部分角部、すなわちパッド領域の各頂点に対応して、3個の導電パターン50が残存している。さらに前記3個の導電パターン50と重なるように、前記3個のビアプラグV5が配置されている。
図22は、実施形態6の変形例による半導体装置のダイシング前の導電パターン50の平断面図を示す。
図22の変形例では、パッド領域33の四隅に、鉤型のパターンが配置されている。鉤型のパターンは、パッド領域33の頂点から2つの辺に沿って延びた平面形状を有する。ダイシング後には、パッド領域33の頂点のうち、個片化された半導体基板30Aの縁に接していない2つの頂点に、鉤型の導電パターン50が残存する。
実施形態6及びその変形例においては、実施形態1と同様に、最上層58E以外の配線層58A〜58Dの導電パターン50は、ダイシングブレードの回転に影響を及ぼさない。このため、半導体ウェハ30へのクラックの発生を抑制することができる。
実施形態6及びその変形例において、最上層58E以外の配線層58A〜58Dのうち1層または2層の配線層内の導電パターン50を、パッド領域33の全域に配置されたベタの導電膜で構成してもよい。ベタの導電膜で構成された導電パターン50を含む配線層を形成した時点で、モニタ素子40(図2(A))の電気的特性を測定することができる。
変形例22による半導体装置の平面構成は、図21の説明より明らかであり、説明を省略する。
[実施形態7]
次に、実施形態7について説明する。以下、実施形態1による半導体装置との相違点について説明し、同一の構成については説明を省略する。
図23(A)は、実施形態7による半導体装置の最上層のパッド55の平面図を示す。図23(A)において最上層のパッド55の平面形状は、図3(B)に示した実施形態1のパッド55と同一である。
図23(B)は、最上層以外の配線層に配置された導電パターン50の平断面図を示す。図23(B)において導電パターン50は、切除領域35内に配置された複数のドットパターン50Aで構成される。ドットパターン50Aは、切除領域35の中心線に沿って1列に配列している。ビアプラグV5は、1つのドットパターン50A内に1個配置してもよいし、複数個配置してもよい。
図23(C)は、図23(A)及び図23(B)の一点鎖線18C−18Cに沿った断面図を示す。
図23(C)を参照するに、1層目〜4層目の導電パターン50、及び2層目〜5層目のビアプラグV5が、切除領域35内に配置されていることがわかる。すなわち、ドットパターン50Aの寸法が、切除領域35の幅より小さい。ダイシング後の半導体装置には、最上層のパッド55の一部が残存するが、最上層以外の配線層58A〜58D、及び1層目〜5層目のビア層57A〜57Eには、導電パターン及びビアプラグが残存しない。
実施形態7においては、実施形態1と同様に、最上層58E以外の配線層58A〜58Dの導電パターン50が、ダイシングブレード34に金属の延性の影響を伝達しにくいため、ダイシングブレードの回転速度や送り速度にほとんど影響を及ぼさない。このため、半導体ウェハ30へのクラックの発生を抑制することができる。
実施形態7においも、最上層58E以外の配線層58A〜58Dのうち1層または2層の配線層内の導電パターン50を、パッド領域33の全域に配置されたベタの導電膜で構成してもよい。ベタの導電膜で構成された導電パターン50を含む配線層を形成した時点で、モニタ素子40(図2(A))の電気的特性を測定することができる。
図24(A)は、ダイシングによって個片化された本実施形態による半導体装置の概略平面図を示す。半導体装置は、図4に示した半導体ウェハ30から切り出された半導体基板30A、及びその上に積層された複数のビア層57A〜57E(図4)、複数の配線層58A〜58E(図4)を含む。図1(B)に示したように、切除領域35がスクライブライン31よりも狭いため、チップ領域32の外側に、スクライブライン31の一部が残存している。残存したスクライブライン31内に、パッド55の一部も残存している。
図24(B)は、残存したパッド55の平面図を示す。ダイシング後のパッド領域33の外周線の一部33Aが、半導体基板30Aの縁に一致する。パッド領域33の全域に、パッド55が配置されている。パッド55は、パッド領域33内にベタに配置された導電膜で構成される。本実施形態では残存したパッド55にはビアプラグV5は形成されない。
図24(C)は、2層目〜4層目の配線層58B〜58D(図4)の平断面図を示す。
図24(C)を参照するに、本実施形態ではパッド領域33に導電パターン50は残存せず、従って導電パターン50と重なるように複数のビアプラグV5が配置されることもない。
本実施形態において図25(A)に示すように、導電パターン50を構成するドットパターン50Aを2列に配置してもよい。また図25(B)に示すように、導電パターン50を、複数のドットパターンではなく、切除領域35の中心線に沿った直線状のパターンで構成してもよい。また図25(C)に示すように、直線状のパターンを2列に配置してもよい。ダイシングブレード34の進行方向に関する導電パターン50の長さは、最上層のパッド55の寸法を上限として自由に設定する事ができる。
次に、図26(A)〜図26(D)を参照して、実施形態7の構成を採用することの効果について説明する。
図26(A)は、比較対照例による半導体装置のパッド領域33内の導電パターン50のレイアウトを示す。
図26(A)を参照するに、比較対照例では導電パターン50は、パッド領域33の四隅に、切除領域35から離れて配置されている。切除領域35が導電パターン50に接触しないため、ダイシング時におけるクラックの発生を抑制することができる。しかし、スクライブラインの幅が狭くなると、パッド領域33の寸法も小さくなる。
図26(B)は、パッド領域33の寸法が、図26(A)のパッド領域33よりも小さくなったときの、切除領域35と導電パターン50との位置関係を示す。
図26(B)を参照するに、パッド領域33が小さくなっているため、その四隅に配置された導電パターン50の間隔も狭くなることがわかる。これに対応して、本比較対照例では切除領域35を狭くしなければならない問題が生じる。
図26(C)に、実施形態7による半導体装置の導電パターン50と切除領域35との位置関係を再掲する。また図26(D)に、パッド領域33が図26(C)のパッド領域33よりも小さくなったときの、導電パターン50と切除領域35との位置関係を示す。
図26(D)を参照するに、実施形態7では導電パターン50が切除領域35の内部に配置されているため、図26(C)の場合に比べて切除領域35を必要以上に狭くする必要はないことがわかる。
上述のように、実施形態7の構成においては、スクライブラインの幅を狭くしても、切除領域35の幅を狭くする必要がない。
[実施形態8]
次に、実施形態8について説明する。以下、実施形態1との相違点について説明し、同一の構成については説明を省略する。
図27(A)は、実施形態8において半導体ウェハのスクライブライン31に形成される最上層のパッド55の平面図を示す。
図27(A)は、本実施形態における最上層のパッド55の平面形状が、前記図3(B)に示した実施形態1のパッド55と同一であることを示している。
図27(B)は、最上層以外の配線層に配置された導電パターン50の平断面図を示す。
図27(B)を参照するに、実施形態8では導電パターン50は、パッド領域33内に離散的に分布する複数のドットパターン50Aで構成される。一例として、ドットパターン50Aは、切除領域35の長手方向を行とし、幅方向を列とする行列状に、一様に配置されている。1つのドットパターン50A内に、1つのビアプラグV5が配置されている。なお、1つのドットパターン50A内に、複数のビアプラグV5を配置してもよい。
図27(C)は、図27(A)及び図27(B)の一点鎖線20C−20Cに沿った断面図を示す。
図27(C)を参照するに、厚さ方向に隣り合う導電パターン50が、両者の間のビアプラグV5によって相互に接続されていることがわかる。また4層目の導電パターン50と、最上層のパッド55とが、5層目のビアプラグV5により接続されていることがわかる。
図28(A)は、ダイシングによって個片化された半導体装置の概略平面図を示す。半導体装置は、図4に示した半導体ウェハ30から切り出された半導体基板30A、及びその上に積層された複数のビア層57A〜57E(図4)、複数の配線層58A〜58E(図4)を含む。図1(B)に示したように、切除領域35がスクライブライン31よりも狭いため、チップ領域32の外側に、スクライブライン31の一部が残存している。残存したスクライブライン31内に、パッド55の一部も残存している。
図28(B)は、残存したパッド55の平面図を示す。ダイシング後のパッド領域33の外周線の一部33Aが、半導体基板30Aの縁に一致する。パッド領域33の全域に、パッド55が配置されている。パッド55は、パッド領域33内にベタに配置された導電膜で構成される。パッド55の外周線部分33Aと外周線部分33Bの間の領域には、多数のビアプラグV5がマトリクス状に配列している。
図28(C)は、2層目〜4層目の配線層58B〜58D(図4)の平断面図を示す。
図5(C)を参照するに、パッド領域33の外周線のうち、外周線部分33Aと外周線部分33Bの間の領域にはマトリクス状に、多数の導電パターン50が、互いに孤立した状態で残存している。さらに前記多数の導電パターン50と重なるように、多数のビアプラグV5がそれぞれ配置されている。
実施形態8においても、実施形態1と同様に、最上層58E以外の配線層58A〜58Dの導電パターン50は、ダイシングブレードの回転速度や送り速度にほとんど影響を及ぼさない。このため、半導体ウェハ30へのクラックの発生を抑制することができる。
実施形態8において、最上層58E以外の配線層58A〜58Dのうち1層または2層の配線層内の導電パターン50を、パッド領域33の全域に配置されたベタの導電膜で構成してもよい。ベタの導電膜で構成された導電パターン50を含む配線層を形成した時点で、モニタ素子40(図2(A))の電気的特性を測定することができる。
なお本実施形態において図29(A)に示すように、一部のドットパターン50Aを行方向(切除領域35の長手方向)に連続させて、直線状のパターン50Bとしてもよい。直線状のパターン50Bは、切除領域35に内包される位置に配置することが好ましい。切除領域35内に配置された直線状のパターン50Bは、ダイシング時にダイシングブレードの回転にほとんど影響を及ぼさない。
一例として、図29(A)に示した導電パターン50を最上層の配線層のパッド領域33に配置し、直線状のパターン50Bを太くして、プローブ針接触用のパッドとして利用することも考えられる。ところが、スクライブラインが細くなり、パッド領域33も小さくなると、切除領域35の幅も狭くなる。そうすると、直線状のパターン50Bも細くしなければならなくなる。例えば、スクライブラインの幅が40μm程度まで細くされ、パッド領域33の一辺の長さが35μm程度まで短くなったとき、切除領域35の幅を10μm程度まで細くしなければならない。このとき、直線状のパターン50Bは10μmより細くしなければならない。しかし10μmより細い直線状パターンに再現性よくプローブ針を接触させることは困難である。従って、最上層のパッド領域33には、ベタの導電膜で形成されたパッド55を配置することが好ましい。
なお本実施形態において図29(B)に示すように、ドットパターン50Aをパッド領域33の全域に一様に分布させる必要はない。例えば、パッド領域33のうち、切除領域35の長手方向に直交する縁の近傍にドットパターン50Aが配置されない領域を設けてもよい。
なお本実施形態において図29(C)に示すように、図29(B)の一部のドットパターン50Aを、行方向に連続させて、直線状のパターン50Bとすることも可能である。
[実施形態9]
次に、実施形態9について説明する。以下、実施形態1との相違点について説明し、同一の構成については説明を省略する。
図30(A)は、実施形態9において半導体ウェハ30のスクライブライン31に形成される最上層のパッド55の平面図を示す。図30(A)において最上層のパッド55の平面形状は、図3(B)に示した実施形態1のパッド55と同一である。
図30(B)は、最上層以外の配線層に配置された導電パターン50の平断面図を示す。
図30(B)を参照するに、本実施形態では導電パターン50は、パッド領域33の外周線に沿って配列した複数のドットパターン50Aで構成される。パッド領域33の内奥部には、ドットパターン50Aに代えて、ダミーパターン66が配置されている。1つのドットパターン50A内に、1つのビアプラグV5が配置されている。ダミーパターン66内には、ビアプラグが配置されていない。
図30(C)は、図30(A)及び図30(B)の一点鎖線23C−23Cに沿った断面図を示す。
図30(C)を参照するに、各配線層58A〜58E内の導電パターン50及びパッド55は、ビアプラグV5を介して相互に接続されている。一方ダミーパターン66に対応する位置には、ビアプラグV5が配置されていない。すなわち、ダミーパターン66は、電気的に孤立している。ダミーパターン66は、例えばダマシン法により配線層を形成する際に、ディッシングやエロージョンの発生を抑制する。
図31(A)は、ダイシングによって個片化された本実施形態による半導体装置の概略平面図を示す。半導体装置は、図4に示した半導体ウェハ30から切り出された半導体基板30A、及びその上に積層された複数のビア層57A〜57E(図4)、複数の配線層58A〜58E(図4)を含む。図1(B)に示したように、切除領域35がスクライブライン31よりも狭いため、チップ領域32の外側に、スクライブライン31の一部が残存している。残存したスクライブライン31内に、パッド55の一部も残存している。
図31(B)は、残存したパッド55の平面図を示す。ダイシング後のパッド領域33の外周線の一部33Aが、半導体基板30Aの縁に一致する。パッド領域33の全域に、パッド55が配置されている。パッド55には、前記外周線33Bに沿って複数のビアプラグV5が一列に形成されている。
図31(C)は、2層目〜4層目の配線層58B〜58D(図4)の平断面図を示す。
図31(C)を参照するに、パッド領域33の外周線のうち、外周線部分33Aと外周線部分33Bの間の領域には、多数の導電パターン50が互いに孤立した状態でマトリクス状に残存している。さらにそれぞれの導電パターン50のうち、前記外周線部分33Bに沿っては、複数のビアプラグV5が一列に配置されている。また前記外周線33Bに沿って複数のビアプラグV5が一列に形成されており、その内側、すなわち前記パッド領域33のうち一方を外周線部分33Aで、他方を前記複数のビアプラグV5の配列で囲まれた領域には、前記ダミーパターン66がマトリクス状に形成されている。
実施形態9においても、図27(A)〜図27(C)に示した実施形態8と同様に、半導体ウェハ30へのクラックの発生を抑制することができる。
[実施形態10]
次に、実施形態10について図32(A)〜図32(C)を参照しながら説明する。以下、実施形態7による半導体装置との相違点について説明し、同一の構成については説明を省略する。
図32(A)は、実施形態10において半導体ウェハ30のスクライブライン31に形成される最上層のパッド55の平面図を示す。図32(A)において最上層のパッド55の平面形状は、図18(A)に示した実施形態7のパッド55と同一である。
図32(B)は、最上層以外の配線層に配置された導電パターン50の平断面図を示す。
図32(B)を参照するに、本実施形態では導電パターン50は、実施形態7と異なり、切除領域35内を前記切除領域に沿って連続して延在する細長い導体ストリップにより構成される。ただし本実施形態において前記導電パタ―ン50は前記実施形態7の図示の例では前記導電パタ―ン50は、切除領域35の中心線に沿って1列に配列している。さらに前記導電パタ―ン50には多数のビアプラグV5が、前記導電パタ―ン50の延在方向に整列して形成されている。
さらに本実施形態では、図32(B)に示すように、前記最上層の配線層58Eよりも下位の配線層58A,58B,58C,58Dにおいて、平面視において前記切除領域35内に含まれるように前記導電パタ―ン50に沿って、例えば図2(A)の実施形態におけるソース配線42、ゲート配線41、ドレイン配線43、あるいはウェル配線44などのスクライブモニタへの配線を構成する導電パタ―ン50C,50Dが、前記図32(A)のパッド55の下方において、スクライブライン31の長さ方向に延在する細長い導体ストリップの形で形成される。図示の例では、これらの導電パタ―ン50C,50Dは前記パッド55の下方を通過しているが、これら導電パタ―ン50C,50Dは、その先端が、図示されていない他のパッド55に電気的に接続されている。
図32(C)は、前記図32(A)及び図32(B)の一点鎖線24C−24Cに沿った断面図を示す。
図32(C)を参照するに、1層目〜4層目の導電パターン50、及び2層目〜5層目のビアプラグV5が、切除領域35内に配置されていることがわかる。すなわち、導電パターン50は、前記切除領域35の幅より小さい、従って前記パッド55の幅よりも小さい幅を有する細長い導体ストリップよりなり、前記切除領域35に沿って連続的に延在する。また前記ビアプラグV5は前記導電パタ―ン50の幅よりもさらに小さな寸法の径を有する。さらに前記最上層パッド55の下方には、前記導電パタ―ン50を含む配線層58A〜58Dの一部として、前記導電パタ―ン50C,50Dが、前記切除領域35内に形成されているのがわかる。これらの導電パタ―ン50C,50Dは前記切除領域35に沿って延在する細い導体ストリップより構成され、前記導電パタ―ン50に必要に応じて接続される。その際、本実施形態では、前記導電パターン50C,50Dは、パッド領域においては、平面視で前記切断領域35の幅を超えて側方にはみ出さないように、幅および位置が選択される。
このように導電パタ―ン50C,50Dが切断領域35内に含まれ、その外側に形成されないことから、本実施形態では仮にダイシングブレード34の位置がダイシングの際に変動しても、外側の導電パタ―ンを引っかけることがなく、安定したダイシングが可能となる。
図32(A)〜図32(C)の実施形態においても、ダイシング後の半導体装置には、最上層のパッド55の一部は残存するが、最上層以外の配線層58A〜58D、及び1層目〜5層目のビア層57A〜57Eには、前記導電パターン50及びビアプラグV5のみならず、導電パタ―ン50C,50Dも残存しない。ここで切除領域35の幅は、先にも説明したように15μm〜50μmの範囲内であり、従って前記導電パタ―ン50および導電パタ―ン50C,50Dは前記スクライブライン31の中心線上で幅が15μm〜50μmの範囲の領域に形成される。
図33(A)は、ダイシングによって個片化された本実施形態による半導体装置の概略平面図を示す。半導体装置は、図4に示した半導体ウェハ30から切り出された半導体基板30A、及びその上に積層された複数のビア層57A〜57E(図4)、複数の配線層58A〜58E(図4)を含む。図1(B)に示したように、切除領域35がスクライブライン31よりも狭いため、チップ領域32の外側に、スクライブライン31の一部が残存している。残存したスクライブライン31内に、パッド55の一部も残存している。
図33(B)は、残存したパッド55の平面図を示す。ダイシング後のパッド領域33の外周線の一部33Aが、半導体基板30Aの縁に一致する。パッド領域33の全域に、パッド55が配置されている。本実施形態では、残存パッド55にビアプラグV5が含まれないことに注意すべきである。
図33(C)は、2層目〜4層目の配線層58B〜58D(図4)の平断面図を示す。
図33(C)を参照するに、本実施形態ではパッド領域33の外周線のうち、外周線部分33Aと外周線部分33Bの間の領域には、ビアプラグV5が含まれないことから、これに対応して、導電パターン50も含まれていないことに注意すべきである。
実施形態10においても、最上層58E以外の配線層58A〜58Dにおいて、導電パターン50が切除領域35に沿って延在する細い導体ストリップよりなり、また同様な細い導体ストリップよりなる導電パタ―ン50C,50Dが離間して形成されているため、ダイシングブレード34への金属の延性の影響は例えば図6の比較対照例に比べて及びにくく、ダイシングブレード34の回転速度や送り速度にほとんど影響を及ぼさない。このため、本実施形態においてもダイシングの際に半導体ウェハ30へのクラックの発生を抑制し、またダイシングブレード34の寿命を延長することができる。なお、後の実例で説明するように、前記導電パタ―ン50C,50Dは、全ての配線層に設ける必要はない。このように前記導電パタ―ン50C,50Dを全ての配線層に設けない構成では、切除領域35における導電パタ―ン50C,50Dの形成密度が低くなり、ダイシングブレード34を使ったダイシングをさらに安定して実行することが可能となる。
さらに実施形態10においては、スクライブモニタへの配線を構成する導電パタ―ン50C,50Dが最上層パッド55の直下に形成されるため、このような導電パタ―ンが、平面視で前記最小層パッド55の外側に形成される例えば実施形態1の構成に比べて、スクライブ領域の幅を縮小することが可能で、これに伴い、一つの半導体基板からダイシングされる個々の半導体チップの個数を増加させることが可能となる。
このような導電パタ―ン50C,50Dは、パッド55の下を通過して他のパッド55に電気的に接続されるように構成することができ、これにより、平面視でスクライブラインに重なるスクライブライン31直下の領域を無駄なく、様々なモニタ素子への配線につかうことができる。
次に実施形態10の一変形例について、図34(A)〜図34(C)を参照しながら説明する。図中、先に説明した部分には同一の参照符号を付し、説明を省略する。図34(A)は、本変形例における最上層のパッド55の平面図を、図34(B)は、最上層以外の配線層に配置された導電パターン50の平断面図を、さらに図34(C)は前記図34(A)及び図34(B)の一点鎖線25C−25Cに沿った断面図を示す。
実施形態10においても、図34(A)〜図34(C)の変形例に示すように、最上層58E以外の配線層58A〜58Dのうち1層または2層の配線層内の導電パターン50を、パッド領域33の全域に配置されたベタの導電膜で構成してもよい。ベタの導電膜で構成された導電パターン50を含む配線層を形成した時点で、先の図10(B)の例と同様に、モニタ素子40(図2(A))の電気的特性を測定することができる。ただし図25(C)は、前記図34(A)及び図34(B)の一点鎖線25C−25Cに沿った断面図を示す。図34(C)の例では、前記図10(B)の例と同様に、配線層58Bに前記最上層のパッド55と同一形状および同一サイズのパッドが、前記配線層50により形成されている。この場合、配線層58Bにおける導電パタ―ン50C,50Dの形成はなされず、その機能は、他の配線層中の導電パタ―ンにより実現される。
図35(A)は、本実施形態によるパッド構造をスクライブライン31に有する半導体ウェハの例を示す平面図、図35(B)は、かかるスクライブライン31に形成されたモニタ素子40の例を示す平面図、さらに図36(A),図36(B)はそれぞれ、前記図35(A)の平面図中、線27A−27Aおよび27B−27Bに沿った半導体ウェハの断面図を示す。図35(A)は最上層のパッド55を示している。図中、先に説明した部分に対応する部分には同一の参照符号を付し、説明を省略する。
最初に図36(A)の断面図を参照するに、本実施形態では先の例えば図32(C)の構造において、ビア層57Eの上に次の配線層58Eが他の配線層58A〜58Dと同様にして形成され、前記配線層58E上に次のビア層57Fが他のビア層57B〜57Eと同様にして形成され、前記ビア層57F上に次の配線層58Fが他の配線層58A〜58Dと同様にして形成され、前記配線層58F上に次のビア層57Gが他のビア層57B〜57Fと同様にして形成され、前記ビア層57G上に最上層のパッド55を含む配線層58Gが、図32(A)の配線層58Eと同様にして形成されている。
図35(A),図35(B)および図36(A),図36(B)を参照するに、前記スクライブライン31には図32(A)〜図32(C)および図34(A)〜図34(C)のいずれかに記載の最上層のパッド55が前記スクライブライン31に沿って順次配設されており、半導体基板30上に形成されたモニタ素子40から延在する導体パターン50C,50Dが前記半導体基板30上を、平面視で前記パッド55に重なるように前記スクライブライン31に沿って延在し、図27(A)の断面図で説明するように、ビアプラグV5および導体パターン50Cのスタックを介して、前記パッド55に電気的に接続される。
図35(B)の例では、モニタ素子40は前記半導体基板30中に素子分離領域40Iにより画成された活性領域40Aおよびウェルコンタクト領域40Bを含み、前記活性領域40Aにはゲート電極40Gおよびソース領域40S,ドレイン領域40Dを有するトランジスタTrが形成されている。前記トランジスタのソース領域40Sはビアプラグ42Vを介してソース配線42に接続され、ドレイン領域40Dはビアプアプラグ43Vを介してドレイン配線43に接続され、ゲート電極40Gはビアプラグ41Vを介してゲート配線41に接続され、さらにウェル40Bはビアプラグ44Vを介してウェル配線44に接続される。
さらに前記ソース配線42およびドレイン配線43は前記半導体基板30上を前記導電パタ―ン50Cとして延在し、ゲート配線41およびウェル配線43は前記半導体基板30上を前記導電パタ―ン50Dとして延在している。
かかる構成によれば、図35(A)の平面図よりわかるように前記パッド55の側方に配線のための導電パタ―ン50Cや50Dが形成されることがなく、このためスクライブライン31の幅を前記パッド55の寸法に合わせて縮小することが可能となる。
さらにかかる構成によれば、図36(A),図36(B)の断面図よりわかるようにダイシングブレード34により切除される切除領域35のうち、導体パターン50が高密度に存在しているのは平面視で重なっている導電パタ―ン50およびビアプラグV5の形成領域に限られ、同じ切除領域35でも、前記導電パターン50を含まない図36(B)の断面では導体パタ―ンの密度は低いため、このような構造の切除領域35をダイシングブレード34で切除しても、先に図7の比較例で説明したような、ダイシングブレード34の回転速度が金属パタ―ンの粘性により大きく変化して分離される半導体チップにクラックが入る問題を効果的に回避することができる。
以上実施形態に沿って本発明を説明したが、本発明はこれらに制限されるものではない。
例えば、種々の変更、改良、組み合わせ等が可能なことは当業者に自明であろう。
以上の実施形態1〜実施形態9を含む実施形態に関し、更に以下の付記を開示する。
(付記1)
スクライブ領域とチップ領域とを有する半導体基板と、
前記半導体基板の上に形成された複数の配線層と、
前記複数の配線層の間に配置されたビア層と、
前記複数の配線層に形成された導電膜と、
前記ビア層に形成され、当該ビア層の上下の前記配線層の前記導電膜と接続するビアプラグと
を有し、
前記スクライブ領域は、前記チップ領域の外周であって前記半導体基板の縁に接して位置し、
前記スクライブ領域は前記縁に接するパッド領域を有し、
前記パッド領域は、前記複数の配線層の各々に、平面視において相互に重なって配置され、
前記複数の配線層は、第1の配線層と第2の配線層を有し、
前記第1の配線層の前記導電膜は、前記パッド領域の全面に形成された第1の導電パターンを有し、
前記第2の配線層の前記導電膜は、前記パッド領域の一部に形成された第2の導電パターンを有する半導体装置。
(付記2)
前記第2の配線層の前記導電膜は、前記第2の導電パターンを複数有し、
前記複数の第2の導電パターンは、前記パッド領域の内部に離散的に配置されている付記1に記載の半導体装置。
(付記3)
前記第2の導電パターンは、少なくとも前記縁から離れた位置に配置されている付記1または2に記載の半導体装置。
(付記4)
前記第2の導電パターンは、少なくとも前記パッド領域の外周線のうち前記縁に重ならない部分に沿って配置されている付記1または2に記載の半導体装置。
(付記5)
前記パッド領域は、前記縁と対向する第1の外周線と、前記縁及び前記第1の外周線に達する第2の外周線及び第3の外周線に囲まれてなり、前記第1の外周線及び前記第2の外周線からなる第1の頂点と、前記第1の外周線及び前記第3の外周線からなる第2の頂点を有し、
前記第2の導電パターンは、前記第1の頂点または第2の頂点に接して配置されている付記1または2に記載の半導体装置。
(付記6)
前記第2の導電パターンは、前記第1の頂点又は第2の頂点に接して鉤型に配置された付記5に記載の半導体装置。
(付記7)
スクライブ領域と、前記スクライブ領域により画成されたチップ領域とを有する半導体基板と、
前記半導体基板上に形成された配線層と、
前記スクライブ領域の中心線に沿って形成された金属よりなるパッドと、
前記配線層に形成された第1の導電パターン及び第2の導電パターンと
を含み、
前記第1の導電パターンは、前記パッドに電気的に接続され、少なくとも平面視で前記パッドに重なって配置され、
前記第2の導電パターンは、少なくとも平面視で前記パッドに重なって、前記第1の導電パターンとは別に配置されることを特徴とするウェハ。
(付記8)
前記パッドの下方の前記第1および第2の導電パタ―ンは、前記スクライブラインのうち、ダイシングの際、ダイシングブレードにより切断される範囲に形成されることを特徴とする付記7記載のウェハ。
(付記9)
前記範囲は、15μm〜50μmの幅を有することを特徴とする付記8記載のウェハ。
(付記10)
前記第2の導電パタ―ンは、前記パッドと電気的に独立することを特徴とする付記7〜9のうちいずれかに記載のウェハ。
(付記11)
表面に、スクライブ領域、及び前記スクライブ領域で区分された複数のチップ領域が画定された半導体ウェハの上にモニタ素子を形成する工程と、
前記モニタ素子を形成した後、前記半導体ウェハの上に、ビア層と配線層とが交互に積層された多層配線層を形成する工程と、
前記スクライブラインに沿って前記半導体ウェハを切断し、複数のチップに分離する工程と
を有し、
前記ビア層は、前記ビア層の上下の前記配線層の前記導電膜と接続するビアプラグを有し、
前記スクライブ領域は切除領域及びパッド領域を有し、
前記切除領域は、前記スクライブ領域の幅方向に関して前記パッド領域よりも小さな寸法を有し、
前記パッド領域は、前記複数の配線層の各々に、平面視において相互に重なって配置され、
前記複数の配線層は、第1の配線層と第2の配線層を有し、
前記第1の配線層の前記導電膜は、前記パッド領域の全面に形成された第1の導電パターンを有し、
前記第2の配線層の前記導電膜は、前記パッド領域の一部に形成された第2の導電パターンを有し、
前記半導体ウェハを切断する工程において、前記切除領域をダイシングブレードによって切除し、前記パッド領域の一部分は残す半導体装置の製造方法。
30 半導体ウェハ
31 スクライブライン
32 チップ領域
33 パッド領域
34 ダイシングブレード
35 切除領域
36 耐湿リング
40 モニタ素子
41 ゲート配線
42 ソース配線
43 ドレイン配線
44 ウェル配線
50 導電パターン
50A ドットパターン
50B 直線状のパターン
50C,50D 導体パターン
51、52 2層目の配線
55 パッド
57A〜57E ビア層
58A〜58E 配線層
59 保護膜
60 開口
62 プローブ針
65 多層配線層
66 ダミーパターン
V1〜V5 ビアプラグ

Claims (8)

  1. スクライブ領域とチップ領域とを有する半導体基板と、
    前記半導体基板の上に形成された複数の配線層と、
    前記複数の配線層の間に配置されたビア層と、
    前記複数の配線層に形成された導電膜と、
    前記ビア層に形成され、当該ビア層の上下の前記配線層の前記導電膜と接続するビアプラグと
    を有し、
    前記スクライブ領域は、前記チップ領域の外周であって前記半導体基板の縁に接して位置し、
    前記スクライブ領域は前記縁に接するパッド領域を有し、
    前記パッド領域は、前記複数の配線層の各々に、平面視において相互に重なって配置され、
    前記複数の配線層は、第1の配線層と第2の配線層を有し、
    前記第1の配線層の前記導電膜は、前記パッド領域の全面に形成された第1の導電パターンを有し、
    前記第2の配線層の前記導電膜は、前記パッド領域の一部に形成された第2の導電パターンを有し、
    前記パッド領域は、前記縁と対向する第1の外周線と、前記縁及び前記第1の外周線に達する第2の外周線及び第3の外周線に囲まれてなり、前記第1の外周線及び前記第2の外周線からなる第1の頂点と、前記第1の外周線及び前記第3の外周線からなる第2の頂点を有し、
    前記第2の導電パターンは、前記第1の頂点または第2の頂点に鉤型に配置されている半導体装置。
  2. 前記第2の導電パターンは、前記第1の頂点または第2の頂点に接して配置された請求項に記載の半導体装置。
  3. 前記第2の配線層の前記導電膜は、前記第2の導電パターンを複数有し、
    前記複数の第2の導電パターンは、前記パッド領域の内部に離散的に配置されている請求項1または2に記載の半導体装置。
  4. スクライブ領域とチップ領域とを有する半導体基板と、
    前記半導体基板の上に形成された複数の配線層と、
    前記複数の配線層の間に配置されたビア層と、
    前記複数の配線層に形成された導電膜と、
    前記ビア層に形成され、当該ビア層の上下の前記配線層の前記導電膜と接続するビアプラグと
    を有し、
    前記スクライブ領域は、前記チップ領域の外周であって前記半導体基板の縁に接して位置し、
    前記スクライブ領域は前記縁に接するパッド領域を有し、
    前記パッド領域は、前記複数の配線層の各々に、平面視において相互に重なって配置され、
    前記複数の配線層は、第1の配線層と第2の配線層を有し、
    前記第1の配線層の前記導電膜は、前記パッド領域の全面に形成された第1の導電パターンを有し、
    前記第2の配線層の前記導電膜は、前記パッド領域の一部に形成された第2の導電パターンを有し、
    前記第2の配線層の前記導電膜は、前記第2の導電パターンを複数有し、
    前記複数の第2の導電パターンは、前記パッド領域の内部に離散的に配置されており、
    前記第2の導電パターンの間隔は、第2の導電パターンに接続される配線の幅よりも狭い半導体装置。
  5. 前記第2の導電パターンは、少なくとも前記縁から離れた位置に配置されている請求項1から4のいずれかに記載の半導体装置。
  6. 前記第2の導電パターンは、少なくとも前記パッド領域の外周線のうち前記縁に重ならない部分に沿って配置されている請求項1から4のいずれかに記載の半導体装置。
  7. 前記パッド領域は、前記縁と対向する第1の外周線と、前記縁及び前記第1の外周線に達する第2の外周線及び第3の外周線に囲まれてなり、前記第1の外周線及び前記第2の外周線からなる第1の頂点と、前記第1の外周線及び前記第3の外周線からなる第2の頂点を有し、
    前記第2の導電パターンは、前記第1の頂点または第2の頂点に接して配置されている請求項に記載の半導体装置。
  8. 表面に、スクライブ領域、及び前記スクライブ領域で区分された複数のチップ領域が画定された半導体ウェハの上にモニタ素子を形成する工程と、
    前記モニタ素子を形成した後、前記半導体ウェハの上に、ビア層と配線層とが交互に積層された多層配線層を形成する工程と、
    前記スクライブ領域に沿って前記半導体ウェハを切断し、複数のチップに分離する工程と
    を有し、
    前記ビア層は、前記ビア層の上下の前記配線層の導電膜と接続するビアプラグを有し、
    前記スクライブ領域は切除領域及びパッド領域を有し、
    前記切除領域は、前記スクライブ領域の幅方向に関して前記パッド領域よりも小さな寸法を有し、
    前記パッド領域は、前記複数の配線層の各々に、平面視において相互に重なって配置され、
    前記複数の配線層は、第1の配線層と第2の配線層を有し、
    前記第1の配線層の前記導電膜は、前記パッド領域の全面に形成された第1の導電パターンを有し、
    前記第2の配線層の前記導電膜は、前記パッド領域の一部に形成された第2の導電パターンを有し、
    前記半導体ウェハを切断する工程において、前記切除領域をダイシングブレードによって切除し、前記パッド領域の一部分は残す半導体装置の製造方法。
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