CN104934407A - 半导体器件、半导体晶片及半导体器件的制造方法 - Google Patents

半导体器件、半导体晶片及半导体器件的制造方法 Download PDF

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Abstract

一种半导体器件，包括：半导体衬底，具有芯片区、位于芯片区外缘的划片区、以及在平面图中位于划片区中并且位于半导体衬底的边缘附近的焊盘区；下布线层，形成在半导体衬底上方，包括第一导电图案和多个第二导电图案，每个第二导电图案布置在焊盘区内，其中，第一导电图案沿着焊盘区的外周布置，多个第二导电图案布置在焊盘区的内部区域中，并且第一导电图案和多个第二导电图案彼此电隔离；绝缘膜，形成在下布线层上方；以及上布线层，形成在绝缘膜上方，包括在平面图中与第一导电图案和第二导电图案重叠的第三导电图案，第三导电图案电连接至第一导电图案。本发明能够在半导体衬底中抑制裂纹的形成。

Description

半导体器件、半导体晶片及半导体器件的制造方法
本申请是申请号为201210342242.X、申请日为2012年9月14日、发明名称为“半导体器件、半导体晶片及半导体器件的制造方法”的发明专利申请的分案申请。
技术领域
在下文中将要描述的实施例涉及一种沿划片线(scribe line)切割的半导体器件、具有设置在划片线中的焊盘的半导体器件和晶片及半导体器件的制造方法。
背景技术
在半导体晶片的划片线中，设置有用于工艺监控的多个焊盘(接触焊盘)。因此，当沿划片线切割半导体晶片时，可能会有由于焊盘断裂而形成毛刺的情况。为了减少这种毛刺的发生，提出一种形成互连上焊盘和下焊盘的通路塞(via-plug)的结构，使得在每个焊盘的四个角中的每一个处只有一个通路塞。此外，提出一种包括至少三个布线层的结构，其中利用除了最下面的布线层之外的其他两个布线层形成焊盘。
此外，为了延长切割刀片的寿命，提出一种在用于电极形成的整个区域上方只形成顶层布线层的焊盘、而除了形成在顶层布线层中的那些焊盘之外的焊盘只形成在用于电极形成的区域的四个角处的结构。
[相关技术文献]
[专利文献]
专利文献1：日本特许专利公开号2008-34783
专利文献2：日本特许专利公开号2007-173752
专利文献3：日本特许专利公开号2002-190456
专利文献4：日本特许专利公开号2005-158832
随着布线层的数量增加，设置在划片线中的焊盘的数量也因此增加。当焊盘的数量增加时，增加了在切割时形成裂纹以及因此形成的裂纹从划片线向形成器件的区域延伸的机会。这时，当划片线的宽度变窄时，可能会出现裂纹到达封闭环内的区域并对电子电路的操作产生不利影响(adversaryeffect)的情况。
因此，需要一种即使当划片线的宽度变窄且布线层的数量增加时，也能够抑制裂纹形成的半导体器件及其制造方法。
发明内容
在一个方面，提供一种半导体器件，包括：半导体衬底，所述半导体衬底具有划片区和芯片区；多个布线层，形成在所述半导体晶片上方；通路层，插在所述多个布线层之间；导电薄膜，分别形成在所述多个布线层中；以及通路塞，设置在所述通路层中，使得所述通路塞将分别位于所述通路层的上方和下方的所述布线层的导电薄膜彼此连接，其中所述划片区沿所述半导体衬底的边缘位于所述芯片区的外缘，所述划片区包括位于所述边缘附近的焊盘区，在从垂直于所述衬底而看到的平面图中，所述焊盘区与所述多个布线层的导电薄膜重叠，所述多个布线层包括第一布线层和第二布线层，在从垂直于所述衬底而看到的平面图中，所述第一布线层的导电薄膜包括形成在所述焊盘区的整个表面上方的第一导电图案，以及在从垂直于所述衬底而看到的平面图中，所述第二布线层的所述导电薄膜包括形成在一部分焊盘区中的第二导电图案。
根据本发明的另一个方案，提供了一种半导体器件，包括：半导体衬底，所述半导体衬底具有芯片区、位于所述芯片区外缘的划片区、以及在平面图中位于所述划片区中并且位于所述半导体衬底的边缘附近的焊盘区；下布线层，形成在所述半导体衬底上方，包括第一导电图案和多个第二导电图案，每个所述第二导电图案布置在所述焊盘区内，其中，所述第一导电图案沿着所述焊盘区的外周布置，所述多个第二导电图案布置在所述焊盘区的内部区域中，并且所述第一导电图案和所述多个第二导电图案彼此电隔离；绝缘膜，形成在所述下布线层上方；以及上布线层，形成在所述绝缘膜上方，包括在平面图中与所述第一导电图案和所述第二导电图案重叠的第三导电图案，所述第三导电图案电连接至所述第一导电图案。
根据本实施例，能够在切割时降低构成导电图案的金属材料的韧性(ductility)对用于切割的切割刀片降低的不利影响。这样，就能够在半导体衬底中抑制裂纹的形成。
附图说明
图1A是在切割以形成第一实施例的半导体器件之前半导体晶片的平面图，而图1B是表示图1A的半导体晶片的芯片区和划片线的放大的平面图；
图2A和图2B是分别表示在切割以形成第一实施例的半导体器件之前第一布线层和第二布线层的布线图案的平面图；
图3A是表示在切割以形成第一实施例的半导体器件之前在第三布线层和第四布线层的划片线中的布线图案的平面图，而图3B是表示在切割以形成第一实施例的半导体器件之前在第五布线层的划片线中的布线图案的平面图；
图4是表示在切割以形成第一实施例的半导体器件之前焊盘附近的剖面图；
图5A是第一实施例的半导体器件的平面图，图5B是表示第一实施例的半导体器件的焊盘区附近的平面图，而图5C是表示低于顶层布线层的布线层的焊盘区的横剖面图；
图6是表示根据比较例的半导体器件的焊盘区的剖面图；
图7A是表示在切割以形成比较例的半导体器件之前划片线和切割刀片的平面图，图7B是沿图7A的平面图中所示的虚线7B-7B的剖面图，而图7C是表示切割刀片的旋转速度或馈送速度(feeding speed)与位置之间的关系的图；
图8A是在切割以形成第一实施例的半导体器件之前划片线和切割刀片的平面图，图8B是表示在切割以形成第一实施例的半导体器件之前划片线和低于顶层布线层的布线层的横剖面图，图8C是沿图8A和图8B中所示的虚线8C-8C的剖面图，而图8D是表示切割刀片的旋转速度或馈送速度与位置之间的关系的图；
图9A是表示比较例的半导体器件的与导电图案的图案数据对应的图案和形成在焊盘区内的布线图案的平面图，而图9B是表示第一实施例的半导体器件的与导电图案的图案数据对应的图案和形成在焊盘区内的布线图案的平面图；
图10A是表示在切割以形成根据第二实施例的半导体器件之前焊盘附近的剖面图，而图10B是表示在第二实施例的半导体器件中形成第二层布线层的阶段的剖面图；
图11A是表示在切割以形成根据第三实施例的半导体器件之前顶层焊盘的平面图，图11B是在切割第三实施例的半导体器件之前的状态下在低于顶层布线层的布线层中焊盘区内的导电图案的横剖面图，以及图11C是沿图11A和图11B中所示的虚线11C-11C的半导体器件的剖面图；
图12A是表示在切割以形成参考的半导体器件之前焊盘区的布局的平面图，而图12B和图12C是分别表示在切割以形成第三实施例的半导体器件之前焊盘区的布局的平面图；
图13是表示在切割以形成根据第三实施例的改型的半导体器件之前在低于顶层布线层的布线层中焊盘区内的导电图案的横剖面图；
图14A是根据图13的改型的半导体器件的平面图，图14B是表示该改型的半导体器件的焊盘区附近的平面图，而图14C是表示低于顶层布线层的布线层的焊盘区的横剖面图；
图15A是表示在切割以形成根据第四实施例的半导体器件之前顶层焊盘的平面图，图15B是在切割以形成第四实施例的半导体器件的之前的状态下在低于顶层布线层的布线层中焊盘区内的导电图案的横剖面图，以及图15C是沿图15A和图15B中所示的虚线14C-14C的半导体器件的剖面图；
图16A是第四实施例的半导体器件的平面图，图16B是表示第四实施例的半导体器件的焊盘区附近的平面图，而图16C是表示低于顶层布线层的布线层的焊盘区的横剖面图；
图17A是表示第四实施例的半导体器件的另一个焊盘区的平面图，而图17B是对应于图17A的低于顶层布线层的布线层的焊盘区的横剖面图；
图18A是表示在切割以形成根据第五实施例的半导体器件之前顶层焊盘的平面图，图18B是在切割以形成第五实施例的半导体器件之前的状态下在低于顶层布线层的布线层中焊盘区内的导电图案的横剖面图，以及图18C是沿图18A和图18B中所示的虚线15C-15C的半导体器件的剖面图；
图19A是第五实施例的半导体器件的平面图，图19B是表示用于第五实施例的半导体器件的焊盘区附近的平面图，而图19C是表示低于顶层布线层的布线层的焊盘区的横剖面图；
图20A是表示在切割以形成根据第六实施例半导体器件之前顶层焊盘的平面图，图20B是在切割以形成第六实施例的半导体器件之前的状态下在低于顶层布线层的布线层中焊盘区内的导电图案的横剖面图，以及图20C是沿图20A和图20B中所示的虚线16C-16C的半导体器件的剖面图；
图21A是第六实施例的半导体器件的平面图，图21B是表示第六实施例的半导体器件的焊盘区附近的平面图，而图21C是表示低于顶层布线层的布线层的焊盘区的横剖面图；
图22是表示在切割以形成根据第六实施例的改型的半导体器件之前低于顶层布线层的布线层的焊盘区内的导电图案的横剖面图；
图23A是表示在切割以形成根据第七实施例的半导体器件之前顶层焊盘的平面图，图23B是在切割以形成第七实施例的半导体器件之前的状态下低于顶层布线层的布线层的焊盘区内的导电图案的横剖面图，以及图23C是沿图23A和图23B中所示的虚线18C-18C的半导体器件的剖面图；
图24A是第七实施例的半导体器件的平面图，图24B是表示第七实施例的半导体器件的焊盘区附近的平面图，而图24C是表示低于顶层布线层的布线层的焊盘区的横剖面图；
图25A到图25C是表示在切割以形成根据第七实施例的改型的半导体器件之前焊盘区内和低于顶层布线层的布线层中的导电图案的横剖面图；
图26A和图26B是比较例的半导体器件的低于顶层布线层的布线层的焊盘区内的导电图案的横剖面图，而图26C和图26D是第七实施例的半导体器件的低于顶层布线层的布线层的焊盘区内的导电图案的横剖面图；
图27A是表示在切割以形成根据第八实施例的半导体器件之前顶层布线层的焊盘的平面图，图27B是在切割以形成第八实施例的半导体器件之前的状态下在低于顶层布线层的布线层中焊盘区内的导电图案的横剖面图，以及图27C是沿图27A和图27B中所示的虚线21C-21C的半导体器件的剖面图；
图28A是第八实施例的半导体器件的平面图，图28B是表示第八实施例的半导体器件的焊盘区附近的平面图，而图28C是表示低于顶层布线层的布线层的焊盘区的横剖面图；
图29A到图29C是表示在切割根据第八实施例的改型的半导体器件之前低于顶层布线层的布线层的焊盘区内的导电图案的横剖面图；
图30A是表示在切割以形成根据第九实施例的半导体器件之前顶层布线层的焊盘的平面图，图30B是在切割以形成第九实施例的半导体器件之前的状态下在低于顶层布线层的布线层中焊盘区内的导电图案的横剖面图，以及图30C是沿图30A和图30B中所示的虚线23C-23C的半导体器件的剖面图；
图31A是第九实施例的半导体器件的平面图，图31B是表示第九实施例的半导体器件的焊盘区附近的平面图，而图31C是表示低于顶层布线层的布线层的焊盘区的横剖面图；
图32A是表示在切割以形成根据第十实施例的半导体器件之前顶层布线层的焊盘的平面图，图32B是在切割以形成第十实施例的半导体器件之前的状态下低于顶层布线层的布线层的焊盘区内的导电图案的横剖面图，以及图32C是沿图32A和图32B中所示的虚线24C-24C的半导体器件的剖面图；
图33A是第十实施例的半导体器件的平面图，图31B是表示用于第十实施例的半导体器件的焊盘区附近的平面图，而图31C是表示低于顶层布线层的布线层的焊盘区的横剖面图；
图34A是表示在切割以形成根据第十实施例的改型的半导体器件的之前顶层布线层的焊盘的平面图，图34B是在切割以形成第十实施例的改型的半导体器件之前的状态下低于顶层布线层的布线层的焊盘区内的导电图案的横剖面图，以及图34C是沿图34A和图34B中所示的虚线25C-25C的半导体器件的剖面图；
图35A是表示根据第十实施例的半导体晶片的实例的平面图，而图35B是表示使用图35A的半导体晶片的监控装置的实例的平面图；
图36A是沿图35A的半导体晶片的线27A-27A的剖面图，而图36B是沿图35A的半导体晶片的线27B-27B的剖面图。
具体实施方式
以下，将参照附图对实施例进行描述。
[第一实施例]
图1A是表示在切割之前的状态下根据第一实施例的半导体晶片30的平面图。
参见图1A，可以看出，在第一实施例中，多个芯片区32以行和列的形式设置在半导体晶片30的表面上。此外，可以看出划片线31形成在多个芯片区32之间。在平面图中，所述划片线31共同形成格子形状。
图1B是表示芯片区32和划片线31的一部分的放大平面图。
参见图1B，可以看出，根据第一实施例，沿芯片区32的各自的外缘形成封闭环36。此外，可以看出划片线31被限定在相邻的芯片区32之间。在划片线31内，设置用于检查或监控目的的多个焊盘区33。在晶片30上，通过多个布线层形成多层布线结构，且焊盘区33形成在各自的布线层中相同的位置处。换言之，在平面图中，所有布线层的焊盘区33的位置彼此重叠。
用切割刀片34沿划片线31将半导体晶片30切割成单个半导体芯片。应当注意的是，切割刀片34去除区域35(以下称为“去除区”)，其中应当注意的是，去除区35的宽度窄于划片线31。此外，每个焊盘区33沿宽度方向的尺寸大于去除区35的宽度。因此，每个焊盘区33在去除区35被分割，因此，焊盘区33的碎片仍留在通过切割工艺获得的半导体芯片中。
例如，划片线31可具有30μm到120μm范围内的宽度。在切割工艺中，合适的切割刀片34可以基于划片线31的宽度而从由各种厚度的切割刀片组成的组中选出一种。当划片线31的宽度落在上述范围内时，切割刀片34的厚度以及因此用切割刀片34去除的去除区35的宽度，可落在15μm到50μm的范围内。去除区35的宽度可不超过划片线31的宽度。例如，当划片线31具有80μm的宽度时，可将厚度为35μm到40μm的切割刀片用于切割刀片34。应当注意的是，去除区35的宽度可能略宽于切割刀片34的厚度。去除区35的宽度可能是35μm或以上。
焊盘区33可呈正方形或长方形，并且其边长可基于划片线31的宽度来确定。例如，在划片线31的宽度为40μm的情况下，可将焊盘区33沿宽度方向的尺寸设置为大约35μm，而在划片线31的宽度为120μm的情况下，可将焊盘区33沿宽度方向的尺寸设置为大约80μm。
图2A是表示控制监控装置40的工艺和形成在划片线31内的第一层的布线图案的平面图。
图2A的平面图表示监控装置40形成在位于半导体晶片30的表面上的划片线31内(应当参照图1A)。在示出的实例中，监控装置40例如可以是MOS晶体管。然而，应当注意的是，监控装置40不限于MOS晶体管。例如，由多晶硅图案形成的电阻元件或电容也可以用于这种监控装置40。
参见图2A，可以看出，在划片线31内限定了通常的正方形的焊盘区33。在焊盘区33内，沿焊盘区33的外缘形成环形(或圈形)导电图案50，其中导电图案50例如可由金属膜形成。相同形状的导电图案50也形成在图2A中未示出的那些焊盘区33中。
此外，在示出的实例中，设置沿着划片线31的第一边缘但从第一边缘略微向内偏移的源极布线42，并且可以看出还设置有从源极布线42进一步略微向内偏移的栅极布线41。此外，设置沿着相与划片线31的第一边缘相对的第二边缘并从第二边缘略微向内偏移的漏极布线43，并且还设置有从漏极布线43进一步略微向内偏移的阱布线44。源极布线42、栅极布线41、漏极布线43以及阱布线44都沿着划片线31的延长方向延伸。此外，焊盘区33被限定在栅极布线41和阱布线44之间。
此外，可以看出，沿着划片线31的宽度方向形成从栅极布线41分支出来的分支布线，其中从栅极布线41分支出来的分支布线经由通路塞V1连接至监控装置40的栅极。此外，形成从源极布线42分支出来的分支布线，其中从源极布线42分支出来的分支布线经由通路塞V2连接至监控装置40的源极。因此，栅极布线41在从源极布线42分支出来的分支布线与栅极布线41相交的位置处被打断。此外，形成从阱布线44分支出来的分支布线，其中从阱布线44分支出来的分支布线经由通路塞V2连接至其中设置有监控装置40的阱。此外，形成从漏极布线43分支出来的分支布线，其中从漏极布线43分支出来的分支布线经由通路塞V3连接至监控装置40的漏极。因此，从漏极布线43分支出来的分支布线在从漏极布线43分支出来的分支布线与阱布线44相交的位置处被打断。
此外，栅极布线41在位于划片线31的第一边缘与焊盘区33之间的区域中朝划片线31的宽度方向弯曲并连接至导电图案50。源极布线42、漏极布线43以及阱布线44连接至图2A中未示出的焊盘区33的导电图案50。此外，栅极布线41、源极布线42、漏极布线43以及阱布线44分别连接至图2A中未示出的监控装置的栅极、源极、漏极和阱。
图2B是表示形成在划片线31内的第二布线层的布线图案的平面图。其中，用虚线示出第一布线层的布线图案。
参见图2B，可以看出，第二布线层的焊盘区33被限定在与图2A中所示的第一布线层的焊盘区33相同的位置。因此，在焊盘区33内并沿其外缘形成环形的导电图案50。第二布线层的导电图案50具有与第一布线层的导电图案50相同的平面图形状。导电图案50经由通路塞V5连接至第一布线层的导电图案50。
因此，由第二布线层的布线51将在第一布线层中打断的栅极布线41彼此连接。同样地，由第二布线层的布线52将在第一布线层中打断的漏极布线43彼此连接。
图3A是表示形成在划片线31内的第三和第四布线层的布线图案的平面图。其中，用虚线示出第一和第二布线层的布线图案。
参见图3A，可以看出第三和第四布线层的焊盘区33被限定在与图2A中所示的第一布线层的焊盘区33相同的位置。因此，沿第三和第四布线层的外缘，在焊盘区33内并延其外缘形成环形导电图案50。第二布线层的导电图案50具有与第一布线层的导电图案50相同的平面图形状。导电图案50经由通路塞V5连接至下层(underlying)导电图案50。
图3B是表示形成在划片线31内的第五(顶层)布线层的布线图案的平面图。其中，用虚线示出第一到第四布线层的布线图案。
参见图3B，可以看出第五布线层的焊盘区33被限定在与图2A中所示的第一布线层的焊盘区33相同的位置。焊盘55形成在焊盘区33内。焊盘55可由连续形成在焊盘区33的整个区域上方的导电薄膜(例如金属膜)形成。焊盘55经由通路塞V5连接至第四布线层的导电图案50(参见图3A)。
布线41到44、51、52、导电图案50、焊盘55以及通路塞V1到V5可由金属材料(例如铝、铜等)形成。
图4是沿图3B中的虚线3-3的剖面图。
参见图4，可以看出，通路层57A到57E和布线层58A到58E交替层叠在半导体晶片30上方。通路层57A到57E中的每一个包括绝缘膜和形成在绝缘膜中的一个或多个通路塞。另一方面，布线层58A到58E中的每一个包括绝缘膜和设置在绝缘膜中的一个或多个导电图案(例如布线)。
参见图4，第一布线层58A包括栅极布线41和源极布线42。栅极布线41被源极布线42打断。此外，形成在第一到第四布线层58A到58D中的每一个焊盘区33包括环形导电图案50。此外，顶层布线层58E的焊盘区33包括由固体和这种连续导电薄膜形成的焊盘55。第二到第五层的通路层57B到57E形成有通路塞V5。另一方面，没有通路塞形成在第一通路层57A的焊盘区33中。
第二布线层58B包括连接打断的栅极布线41的布线51。
第二到第四层的通路塞V5中的每一个的作用是沿着厚度方向连接彼此相邻的两个导电图案50。第五布线层的通路塞V5将第四布线层的导电图案50连接至顶层布线层的焊盘55。
此外，绝缘材料的保护膜59形成在第五层的布线层58E上方。保护膜59中形成开口60以暴露焊盘55的上表面。
通过将探针62接触到焊盘55，能够测量监控装置40(参见图2A)的电特性。在测量监控装置40的电特性之后，沿划片线31(参见图2A到图2B，图3A到图3B)切割半导体晶片30。必要时，可以在切割工艺之前通过聚酰亚胺等给半导体晶片30的表面提供保护。
图5A是通过切割工艺获得的本实施例的半导体器件的示意性平面图。该半导体器件包括从图4所示的半导体晶片30中切割的半导体衬底30A、层叠在半导体衬底30A上方的多个通路层57A到57E(参见图4)以及多个布线层58A到58E(参见图4)。如图1B所示，去除区35窄于划片线31，因此，在芯片区32的外部会遗留一部分划片线31。这种遗留的划片线31还包括一部分焊盘55。
图5B是遗留的焊盘55的平面图。在切割工艺之后，应当注意的是，形成与半导体衬底30A的边缘重合的焊盘33的外缘部分33A。焊盘55形成在焊盘区33的整个区域上方。焊盘55由固体导电薄膜(例如，连续形成在焊盘区33内的金属膜)形成。此外，沿焊盘55的外缘部分33B连续设置多个通路塞V5排成一行，其中部分33B从半导体衬底30A的边缘略微向内偏移。
图5C是表示第二到第四布线层的布线层58B到58D(参见图4)的横剖面图。
参见图5C，以线形图案形式沿从半导体衬底30A的边缘偏移的焊盘区33的外缘部分33B遗留一部分导电图案50。此外，设置多个通路塞V5以与导电图案50重叠。
在说明第一实施例的影响之前，将对比较例进行说明。
图6是根据比较例的半导体器件的焊盘区的剖面图。
参见图6，根据所示的比较例，应当注意的是，所有第一到第四层的导电图案50和第五布线层的焊盘55由固体导电薄膜形成。此外，构成焊盘55的导电图案50以及进而通路塞V5通常均匀地分布在焊盘区33上方。因此，在进行切割工艺时，切割刀片去除包括焊盘区33的中心部分的去除区35。
图7A是表示根据比较例的半导体晶片300的焊盘区33、切割刀片34以及去除区35的平面图。
参见图7A，可以看出去除区35通常经过多个焊盘区33的各自的中心。应当注意的是，每个焊盘区33包括由固体导电薄膜形成的焊盘55。
图7B是沿图7A的线7B-7B的剖面图。参见图7B，形成多层互连结构55，每个多层互连结构55包括位于半导体晶体30上方的通路层和布线层。多层布线结构65包括焊盘55和导电图案50。通过将旋转的切割刀片34从图6B的右边缘移动至左边缘来进行切割工艺。
图7C表示在进行切割工艺时切割刀片34的旋转速度或馈送速度的实例。在图7C中，水平轴表示切割刀片沿划片线的位置，而垂直轴表示切割刀片34的旋转速度或馈送速度。
参见图7C，应当注意的是，当切割刀片34(参见图7B)已经沿向左方向移动且切割刀片34的末端已经到达焊盘区33时，由于构成焊盘55和导电图案50的金属的韧性，出现了切割刀片34的旋转速度和馈送速度低于预设值的情况。
此外，当切割刀片34的末端从焊盘区33移出时，切割刀片34不再受金属的韧性的影响。因此，切割刀片34的旋转速度和馈送速度重新恢复到预设值。此时，当切割刀片34的旋转速度和馈送速度突然改变而重新恢复到预设值时，可能会出现有在半导体晶片30中产生裂纹的情况。
根据发明人所做的实验，发现当分别由固体铝膜形成且设置在焊盘区33中的导电图案50和焊盘55的层叠总数已经达到5时，形成裂纹的频率剧烈增加。在导电图案50和焊盘55的层叠总数为3的情况下，未发现裂纹形成。这些结果表明，通过减小设置在切割刀片34经过的区域(去除区35)内的金属的体积或通过使用降低金属对切割刀片34的影响的金属分布，可有效地抑制裂纹形成的问题。
图8A是表示第一实施例的半导体晶片30的焊盘区33、切割刀片34以及去除区35的平面图。
参见图8A，可以看出，去除区35通常经过多个焊盘区33的各自的中心。此外，应当注意的是，每个焊盘区33包括由固体导电薄膜形成的焊盘55。
图8B是表示第三或第四布线层的布线层58C或58D(参见图4)的平面图。
参见图8B，可以看出在每个焊盘区33中形成环形导电图案50。
图8C是沿图8A和图8B的线8B-8B的剖面图。在图8C中，应当注意的是，省略了图2A和图2B中所示的第一和第二层的布线的说明。
参见图8C，由于第一到第四布线层的导电图案50具有环形的平面图形状，因此，导电薄膜出现在图8C的剖面图中的各焊盘区33的右边缘和左边缘，而没有导电薄膜出现在焊盘区33中。
图8D表示在进行切割工艺时切割刀片34的旋转速度或馈送速度的实例。应当注意的是，图8D的水平轴和垂直轴与图7C的相对应。
参见图8D，应当注意的是，当切割刀片34(参见图8C)已经沿向左方向移动且切割刀片34的末端已经到达焊盘区33时，由于构成焊盘55和导电图案50的金属的韧性，出现了切割刀片34的旋转速度和馈送速度低于预设值的情况。然而，在本实施例中，由于第一到第四布线层的导电图案50具有环形的平面图形状，因此，与比较例相比，实质上降低了金属韧性对切割刀片34施加的影响。因此，切割刀片34的旋转速度和馈送速度的下降范围远小于图7C中所示的比较例的情况。同样地，当由于切割刀片34的末端已经移出焊盘区33而重新恢复当前值时，旋转速度和馈送速度的改变范围远小于图7C中所示的比较例的情况。因此，与比较例相比，实质上降低了在半导体晶片30中形成裂纹的风险。
为了进一步降低第一到第四布线层的导电图案50的韧性对切割刀片34的影响，优选地，将由导电图案50的内周线环绕的区域的宽度(划片线31沿宽度方向的尺寸)设置为大于去除区35的宽度。
接着，将参照图9A和图9B对在焊盘区33中形成具有环形图案的导电图案50对图案布局设计的影响进行说明。
图9A是由形成在焊盘区33中的导电图案50和用于如图6中所示的比较例的布线41的图案数据所示的图案的平面图。
参见图9A，导电图案50由连续形成在焊盘区33的整个表面上方的固体导电薄膜形成。导电图案50的布局被预先设计为用于连接至监控装置40(参见图2A)的布线41等的布局设计。在进行布线41等的布局设计时，这样确定布线41的形状和布局，使得一部分布线41与焊盘区33重叠。此外，通过合成布线41的图案数据和导电图案50的图案数据来获得其中设置有布线41和导电图案50的布线层的图案数据。
图9B是由第一实施例的半导体器件的导电图案50和布线41的图案数据所示的图案的平面图。
参见图9B，导电图案50由沿焊盘区33的外缘形成的环形导电薄膜形成。在进行布线41的布局设计时，这样确定布线41的形状和布局，使得一部分布线41以类似于图9A的方式与焊盘区33重叠。当布线41与焊盘区33重叠时，布线41必然与环形的导电图案50重叠。因此，对于布线41的布局设计，利用的是类似于应用于导电图案50由固体导电薄膜形成的结构(参见图6)的过程。
虽然上述说明是针对五个布线层的实例进行的，但本实施例和在下文中将要描述的实施例不限于五个布线层或者特定数量的布线层，而是还适用于布线层的数量小于或大于五个的情况。
[第二实施例]
接着，将对第二实施例进行描述。在下文中，将仅对其与第一实施例的差异进行描述而省略对相同结构的那些部件的说明。
图10A是根据第二实施例的包括形成在其上的层叠结构的半导体晶片30的剖面图。应当注意的是，图10A的剖面图对应于图4中第一实施例的剖面图。图10A的剖面图中所示的部件由用于图4的相应部件的相同的附图标记来指定。
在第一实施例中，第一到第四层的所有导电图案50具有环形的平面图形状。根据第二实施例，通过固体或连续导电薄膜形成用于第二布线层58B的导电图案50。根据发明人的实验，可以发现当设置在焊盘区33中的固体导电薄膜的数量为三个或以下时，在进行切割工艺时没有裂纹产生。因此，第二实施例也有效地防止了裂纹形成。
图10B是在形成第二布线层58B时的剖面图。
如图10B所示，当形成第二布线层58B时，完成了导电图案50和监控装置40之间的连接。因此，通过将探针62接触到焊盘2，能够测量监控装置40(参见图2A)的电特性。
根据本实施例，在通过形成位于低于顶层布线层的布线层中且由固体或连续导电薄膜形成的导电图案50来形成顶层布线层58E之前，能够测量监控装置40的电特性。然而，应当注意的是，如图2A中所示，在形成第一布线层58A时，还未建立导电图案50和监控装置40之间的互连。优选地，这样形成布线层的导电图案50，即，在完成导电图案50和监控装置40之间的连接的步骤中利用固体或连续导电薄膜形成该布线层的导电图案50。
此外，可在第二布线层上方以固体或连续导电薄膜的形式形成布线层的导电图案50。为了抑制裂纹形成，优选地，在叠层中固体或连续导电薄膜的数量(包括顶层布线层的焊盘55)不超过三个。
在晶片处理完成时，优选地，在顶层布线层的焊盘区33中形成固体或连续导电薄膜的焊盘55，所述焊盘55用于监控装置40的电特性的测量。
虽然上述说明是针对有五个布线层的实例进行的，但本实施例和在下文中将要描述的实施例不限于五个布线层或者特定数量的布线层，而是还适用于布线层的数量小于或大于五个的情况。
由于通过本实施例在切割工艺之后获得的半导体器件类似于先前参照图5A到图5C的说明，因此，将省略对其的进一步说明。
[第三实施例]
接着，将对第三实施例进行描述。在下文中，将仅对其与第一实施例的差异进行描述而省略对相同结构的那些部件的说明。
图11A是表示在切割工艺之前的状态下位于根据第三实施例的半导体晶片30上的焊盘55的平面图。
参见图11A，第三实施例的半导体器件具有焊盘55和分别位于其下的通路塞V5，且所述焊盘55和通路塞V5与第一实施例的焊盘55和通路塞V5相同的构造。然而，应当注意的是，通路塞V5的布置也可不同于第一实施例的通路塞V5的布置。
图11B是表示第一到第四层的导电图案50的平面图。
参见图11B，导电图案50由多个点状图案50A形成。点状图案50A设置在焊盘区33中以沿焊盘区33的外缘排列。在一个点状图案50A中，设置一个通路塞V5。然而，应当注意的是，设置在一个点状图案50A中的通路塞V5的数量不限于一个，而是也可以设置多个通路塞V5，只要这种布置是可能的。
在切割去除区35之后所获得的半导体器件中，获得对点状图案50A的布置以使点状图案50A沿焊盘区33的不与在切割之后形成的半导体衬底的边缘重合的一部分外缘而排列。通过这样设置点状图案50A，能够降低金属韧性对切割刀片34的影响。
优选地，点状图案50A被形成为小于切割刀片34的厚度。通过降低点状图案50A的尺寸使其小于切割刀片34的厚度，能够降低由金属韧性引起的切割刀片34的旋转速度或馈送速度下降的问题。因此，抑制了裂纹的发生。
此外，在多个点状图案50A被绝缘膜(例如氧化硅膜或氮化硅膜)彼此分离的情况下，降低了金属韧性对切割刀片34的旋转速度或馈送速度的影响。从切割成芯片的角度来看，这种将设置在划片线31上的金属分成小于切割刀片34的厚度的尺寸的多个点状图案的布置也是优选的。
图11C是沿图11A和图11B的线11C-11C的剖面图。
参见图11C，只有顶层布线层的焊盘55由固体或连续导电薄膜形成，而第一到第四布线层的导电图案由多个点状图案50A形成(参见图11B)。
接着，将参照图12A到图12C对在进行图案布局设计时在焊盘区33中以多个点状图案50A的形式形成导电图案50的影响进行描述。
图12A表示布线41被设计为具有一部分布线41与焊盘区33重叠的布局的实例。
参见图12A，可以看出，布线41在一对点状图案50A之间穿过而进入(invade into)焊盘区33。在该实例中，布线41未连接至导电图案50。
图12B表示布线41被设计为具有其中一部分布线41与一个点状图案50A重叠的布局的实例。在该实例中，布线41连接至导电图案50。
参见图12B，在点状图案50A之间的间隔大于布线41的宽度时的布线布局下，一部分布线41与焊盘区33重叠的条件不够充分。在这种情况下，必须在一部分布线41与至少一个点状图案50A重叠的条件下确定布线41的布局。
图12C表示在点状图案50A之间的间隔窄于布线41的宽度的情况下的布局的实例。在这种情况下，当对布线41进行布局设计以使一部分布线41与焊盘区33重叠时，布线41与至少一个点状图案50A重叠。因此，在这种情况下，在进行布线41的布局设计时，可在使得一部分布线41与焊盘区33重叠的条件下确定布线41的布局。
图13是在切割根据第三实施例的改型的半导体器件之前第一到第四布线层的导电图案50的平面图。
在图11B所示的实例中，仅通过点状图案50A形成导电图案50。在图13的改型中，是通过点状图案50A并且还通过长方形图案50B形成导电图案50。设置长方形图案50B以使其较长的边缘沿焊盘区33的外缘延伸。在一个长方形图案50B中，设置多个通路塞V5(例如两个)。
与第一实施例相比，根据第三实施例或其上述改型，能够在切割时进一步降低构成导电图案50的金属的韧性的影响。因此，进一步抑制了半导体晶片30中的裂纹形成。
此外，与图10A所示的第二实施例类似，在第三实施例或第三实施例的改型中，还可以通过固体或连续导电薄膜形成一些布线层的导电图案30。
图14A是通过切割工艺获得的本实施例的半导体器件的示意性平面图。在本实施例中，半导体器件仍包括从图4所示的半导体晶片30中切割的半导体衬底30A、层叠在半导体衬底30A上方的多个通路层57A到57E(参见图4)、以及多个布线层58A到58E(参见图4)。如图1B所示，去除区35窄于划片线31，因此，在芯片区32的外侧会遗留一部分划片线31。这种遗留的划片线31还包括一部分焊盘55。
图14B是遗留的焊盘55的平面图。在切割工艺之后，应当注意的是，形成与半导体衬底30A的边缘重合的焊盘33的外缘部分33A。焊盘55形成在焊盘区33的整个区域上方。焊盘55由固体导电薄膜(例如连续形成在焊盘区33内的金属膜)形成。此外，沿焊盘55的外缘部分33B设置多个通路塞V5以排列成行，其中部分33B从半导体衬底30A的边缘略微向内偏移。
图14C是表示第二到第四布线层的布线层58B到58D(参见图4)的横剖面图。
参见图14C，沿从半导体衬底30A的边缘偏移的焊盘区33的外缘部分33B遗留有导电图案50A和50B。导电图案50A设置有单个通路塞V5，而导电图案50B设置有一对相邻的通路塞V5。沿焊盘区22的外缘33B设置导电图案50A和50B以排列成行。
[第四实施例]
接着，将对第四实施例进行描述。在下文中，将仅对其与第一实施例的差异进行描述而省略对相同结构的那些部件的说明。
图15A是表示在进行切割工艺之前的状态下位于根据第四实施例的半导体晶片30上的焊盘55的平面图。
图15A表示本实施例的顶层焊盘55的平面图形状与图3B所示的第一实施例的焊盘55的平面图形状相同。
图15B是表示第一、第三以及第四布线层的导电图案50的平面图。
参见图15B，可以看出导电图案50仅设置在由去除区35分隔焊盘区33而形成的两个区域中的一个中(图13B的实例中的去除区35的上部区域)。通过沿与去除区35平行延伸的焊盘区的一部分外缘设置的长方形形导电薄膜来形成导电图案50。因此，导电图案50被设置为从去除区35偏移。在切割工艺之后，导电图案被设置为从作为切割结果形成的单个半导体衬底30A的边缘偏移。
在图15B中，应当注意的是，在切割了图15B那页位于去除区35下部的半导体衬底30A之后，在焊盘区33中尚未有导电图案遗留。
图15C是沿图15A和图15B的线14C-14C的剖面图。
参见图15C，可以看出，在本实施例的情况下，第二布线层的导电图案50和顶层布线层的焊盘55由形成在整个焊盘区33上方的固体或连续导电薄膜形成。此外，第一、第三和第四布线层的导电图案50仅设置在焊盘区33中相对于去除区35的一侧。而在图13C的实例中，第一、第三和第四布线层的导电图案50设置在去除区35的左侧，可以在去除区的右侧设置第一层的导电图案50或者可以在去除区35的右侧设置第三和第四布线层的导电图案50。在任何情况下，导电图案50被设置在从作为切割工艺的结果获得的半导体衬底30A的边缘偏移的位置处。
在第四实施例中，两个布线层的导电薄膜、第二布线层的导电图案50以及顶层布线层的焊盘55的韧性对切割刀片的旋转造成影响，而第一、第三和第四布线层的导电图案50没有对切割刀片的旋转造成影响。因此，能够抑制半导体晶片30中裂纹的形成。正如上面提到的，第二布线层的导电图案50由形成在整个焊盘区33上方的固体或连续导电薄膜形成。因此，与图9B中所示的第二实施例类似，能够在形成第二布线层58B的阶段测量监控装置40(参见图2A)的电特性。
图16A是通过切割工艺获得的本实施例的半导体器件的示意性平面图。半导体器件包括从图4所示的半导体晶片30中切割的半导体衬底30A、层叠在半导体衬底30A上方的多个通路层57A到57E(参见图4)以及多个布线层58A到58E(参见图4)。如图1B所示，去除区35窄于划片线31，因此，在芯片区32的外侧遗留一部分划片线31。这种遗留的划片线31还包括一部分焊盘55。在本实施例中，在半导体衬底30A上遗留的焊盘55包括沿一个边缘形成的一连串焊盘50R以及沿相反的边缘形成的一连串焊盘50L，其中焊盘55R和55L是不同的，将在下文中进行说明。
图16B是遗留的焊盘55R的平面图。在切割工艺之后，应当注意的是，形成与半导体衬底30A的边缘重合的焊盘33的外缘部分33A。焊盘55形成在焊盘区33的整个区域上方。焊盘55由固体导电薄膜(例如，连续形成在焊盘区33内的金属膜)形成。此外，沿焊盘55的外缘部分33B设置多个通路塞V5排列成两行，其中部分33B从半导体衬底30A的边缘略微向内偏移。
图16C是表示第二到第四布线层的布线层58B到58D(参见图4)的横剖面图。
参见图16C，导电图案50沿从半导体衬底30A的边缘偏移的焊盘区33的外缘部分33B以线性图案的形式延伸。此外，多个通路塞V5被设置成两行以与导电图案50重叠。
图17A是遗留的焊盘55L的平面图。在焊盘55L中，在切割工艺之后也形成与半导体衬底30A的边缘重合的焊盘33的外缘部分33A。此外，焊盘55由固体导电薄膜(例如连续形成在焊盘区33内的金属膜)形成。然而，应当注意的是，没有通路塞V5设置在焊盘55L上。
[第五实施例]
接着，将对第五实施例进行描述。在下文中，将仅对其与第一实施例的差异进行描述而省略对相同结构的那些部件的说明。
图18A是表示在进行切割工艺之前的状态下位于根据第五实施例的半导体晶片30上的焊盘55的平面图。
在图18A中，本实施例的顶层焊盘55的平面图形状与图3B中所示的第一实施例的焊盘55的平面图形状相同。
图18B是表示第一、第三和第四布线层的导电图案50的平面图。
参见图18B，导电图案50设置在由去除区35分隔的焊盘区33的各自的两个区域。通过沿与去除区35平行延伸的焊盘区的一部分外缘设置的长方形导电薄膜来形成导电图案50。因此，导电图案50被设置为从去除区35偏移。在切割工艺之后，导电图案被设置为从作为切割结果形成的单个半导体衬底30A的边缘偏移。
图18C是沿图18A和图18B的线15C-15C的剖面图。
参见图18C，应当注意的是，第二布线层的导电图案50和顶层布线层的焊盘55由形成在整个焊盘区33上方的固体或连续导电薄膜形成。此外，第一、第三和第四布线层的导电图案50设置在从去除区35偏移的位置处。
另外，与第四实施例类似，在第五实施例中，第一、第三和第四布线层的导电图案50也未对切割刀片的旋转造成任何影响。因此，在半导体晶片30中能够抑制裂纹的形成。此外，第二布线层的导电图案50由形成在整个焊盘区33上方的固体或连续导电薄膜形成。因此，与图10B中所示的第二实施例类似，能够在形成第二布线层58B的状态下测量监控装置40的电特性。
图19A是通过切割工艺获得的本实施例的半导体器件的示意性平面图。半导体器件包括从图4所示的半导体晶片30切割的半导体衬底30A、层叠在半导体衬底30A上方的多个通路层57A到57E(参见图4)以及多个布线层58A到58E(参见图4)。如图1B所示，去除区35窄于划片线31，因此，在芯片区32的外侧遗留一部分划片线31。这种遗留的划片线31还包括一部分焊盘55。
图19B是遗留的焊盘55的平面图。在切割工艺之后，应当注意的是，形成与半导体衬底30A的边缘重合的焊盘33的外缘部分33A。焊盘55形成在焊盘区33的整个区域上方。焊盘55由固体导电薄膜(例如，连续形成在焊盘区33内的金属膜)形成。此外，沿焊盘55的外缘部分33B设置多个通路塞V5排列成行，其中部分33B从半导体衬底30A的边缘略微向内偏移。
图19C是表示第二到第四布线层的布线层58B到58D(参见图4)的横剖面图。
参见图19C，以线形图案的形式，沿从半导体衬底30A的边缘偏移的焊盘区33的外缘部分33B遗留一部分导电图案50。应当注意的是，设置多个通路塞V5以与导电图案50重叠。
[第六实施例]
接着，将对第六实施例进行描述。在下文中，将仅对其与第一实施例的差异进行描述而省略对相同结构的那些部件的说明。
图20A是表示在进行切割工艺之前的状态下位于根据第六实施例的半导体晶片30上的焊盘55的平面图。
图20A表示本实施例的顶层焊盘55的平面图形状与图3B中所示的第一实施例的焊盘55的平面图形状相同。
图20B是表示除了顶层布线层之外的布线层的导电图案50的横剖面图。
在图20B中，导电图案50由设置在邻近焊盘区33的四个角的点状图案50A形成。在所示的实例中，在四个角中的每一个处设置三个点状图案50A。因此，三个点状图案50A中的一个被设置在对应于焊盘区33的顶点的位置。另外两个点状图案50A被设置在沿两个方向从顶点沿焊盘区33的各外缘偏移的各位置处。应当注意的是，任意点状图案50A被形成为从去除区35偏移。在切割之后，第一到第四层的导电图案50仍留在与从作为切割结果而形成的半导体衬底30A的边缘偏移的焊盘区33的那些顶点对应的各位置处。
图20C是沿图20A和图20B的线16C-16C的剖面图。
参见图20C，可以看出第一到第四布线层的导电图案50设置在去除区35的各侧并与其偏移。
图21A是通过切割工艺获得的本实施例的半导体器件的示意性平面图。半导体器件包括从图4所示的半导体晶片30切割的半导体衬底30A、层叠在半导体衬底30A上方的多个通路层57A到57E(参见图4)以及多个布线层58A到58E(参见图4)。如图1B所示，去除区35窄于划片线31，因此，在芯片区32的外侧遗留一部分划片线31这种遗留的划片线31还包括一部分焊盘55。
图21B是遗留的焊盘55的平面图。在切割工艺之后，应当注意的是，形成与半导体衬底30A的边缘重合的焊盘33的外缘部分33A。焊盘55形成在焊盘区33的整个区域上方。焊盘55由固体导电薄膜(例如，连续形成在焊盘区33内的金属膜)形成。此外，可以看到，对应于焊盘55的顶点且位于外缘11A的内侧处设置有通路塞V5的阵列，在所示的实例中是三个。
图21C是表示第二到第四布线层的布线层58B到58D(参见图4)横剖面图。
参见图21C，有三个导电图案50留在焊盘区33外缘的角部，因此而位于焊盘区33的顶点处，从半导体衬底30A的边缘偏移。此外，设置三个通路塞V5以分别与三个导电图案50重叠。
图22是表示在切割工艺之前的阶段中根据第三实施例的改型的半导体器件的导电图案50的横剖面图。
在图22的改型中，在焊盘区33的四个角处设置钩形图案。钩形图案具有从焊盘区33的顶点沿两个边缘延伸的平面图形状。在切割之后，钩形的导电图案50留在焊盘区33不临近切割后的半导体衬底30A的边缘的两个顶点处。
类似于第一实施例，根据第六实施例以及根据第六实施例的改型，布线层58A到58D(不包括顶层布线层58E)的导电图案50不对切割刀片的旋转造成影响之外。因此，能够抑制在半导体晶片30中裂纹的形成。
根据第六实施例及其改型，还可以利用在焊盘区33的整个区域上方形成的固体或连续导电薄膜来形成布线层58A到58D(不包括顶层布线层58E)中的一个或两个布线层的导电图案50。根据这种结果，能够在形成包括由固体连续导电薄膜形成的导电图案50的布线层时测量监控装置40(参见图2A)的电特性。
从图21的说明可以看出根据图22的改型的半导体器件的平面结构是显而易见的，并且将省略对其进行的说明。
[第七实施例]
接着，将对第七实施例进行描述。在下文中，将仅对其与第一实施例的差异进行描述而省略对相同结构的那些部件的说明。
图23A是表示根据第七实施例的半导体器件的顶层焊盘55的平面图。在图23A中，顶层焊盘55的平面图形状与图3B中所示的第一实施例的焊盘55的平面图形状相同。
图23B是设置在除了顶层布线层之外的布线层中的导电图案50的横剖面图。在图23B中，每个导电图案50由设置在去除区35内的多个点状图案50A形成。因此，应当注意的是，点状图案50A沿去除区35的中心线排列成行。每个点状图案50A可形成有单个通路塞V5或多个通路塞V5。
图23C是沿图23A和图23B的线18C-18C的剖面图。
参见图23C，可以看出第一到第四布线层的导电图案50以及第二到第五层的通路塞V5被设置在去除区35内。因此，点状图案50A具有小于去除区35的宽度的尺寸。在切割之后，顶层布线层的一部分焊盘55遗留在半导体器件中，然而应当注意的是，在切割之后，布线层58A到58D的导电图案或通路层57A到57B的通路塞均没有遗留在半导体器件中。
因此，根据第七实施例，与第一实施例类似，除了顶层布线层58E之外，由布线层58A到58D的导电图案50的金属韧性传给切割刀片34的影响不大，且对切割刀片的旋转速度或馈送速度影响不大。因此，能够抑制在半导体晶片30中的裂纹的形成。
另外，根据第七实施例，还可以由在焊盘区33的整个区域上方形成的固体或连续导电薄膜来形成布线层58A到58D(不包括顶层布线层58E)中的一个或两个布线层的导电图案50。在形成包括由固体连续导电薄膜形成的导电图案50的布线层时，能够测量监控装置40(参见图2A)的电特性。
图24A是通过切割工艺获得的本实施例的半导体器件的示意性平面图。半导体器件包括从图4所示的半导体晶片30中切割的半导体衬底30A、层叠在半导体衬底30A上方的多个通路层57A到57E(参见图4)以及多个布线层58A到58E(参见图4)。如图1B所示，去除区35窄于划片线31，因此，在芯片区32的外侧遗留一部分划片线31。这种遗留的划片线31还包括一部分焊盘55。
图24B是遗留的焊盘55的平面图。在切割工艺之后，应当注意的是，形成与半导体衬底30A的边缘重合的焊盘33的外缘部分33A。焊盘55形成在焊盘区33的整个区域上方。焊盘55由固体导电薄膜(例如，连续形成在焊盘区33内的金属膜)形成。根据本实施例，在遗留的焊盘55上未形成通路塞。
图24C是表示第二到第四布线层的布线层58B到58D(参见图4)的横剖面图。
参见图24C，应当注意的是，导电图案50未遗留在焊盘区50内，因此，没有出现设置多个通路塞V5以与导电图案50重叠的情况。
在本实施例中，如图25A所示，可以将构成导电图案50的点状图案50A设置成两行。此外，如图25B所示，导电图案50也可形成为这样的线性图案，该线性图案沿去除区35的中心线延伸并替代多个点状图案。此外，如图25C所示，这种线性图案还可设置成两行。可以任意设置导电图案50沿切割刀片34的馈送方向的长度，只要其不超过由顶层布线层的焊盘55的尺寸提供的上限值即可。
在下文中，将参照图26A到图26D对应用第七实施例的结构的影响进行说明。
图26A表示根据比较例的半导体器件的焊盘区33内的导电图案50的布局。
参见图26A，比较例的导电图案50设置在从去除区35偏移的焊盘区33的四个角处。由于去除区35未接触导电图案50，因此，在切割工艺中能够抑制裂纹形成。然而，应当注意的是，由于减小了划片线的宽度，焊盘区33的尺寸也相应地减小。
图26B表示在焊盘区33的尺寸变得小于图36A的焊盘区33的情况下去除区35和导电图案50之间的位置关系。
参见图26B，可以看出，由于焊盘区33的缩减，导致了在焊盘区33的四个角处造成导电图案50之间的间隔的相应缩小。因此，根据该比较例，出现了对应于此的去除区35缩小的问题。
图26C是根据第七实施例的半导体器件的导电图案50和去除区35之间的位置关系的再现。此外，图26D表示在焊盘区33的尺寸已经变得小于图26C的焊盘区33的情况下导电图案50和去除区35之间的位置关系。
参见图26D，应当注意的是，由于根据第七实施例的导电图案50被设置在去除区35内，因此，与图36C的情况相比，不需要使去除区35过度地变窄。
如上所述，即使当划片线的宽度变窄时，也没有必要使用第七实施例的结构以使去除区35的宽度变窄。
[第八实施例]
接着，将对第八实施例进行描述。在下文中，将仅对其与第一实施例的差异进行描述而省略对相同结构的那些部件的说明。
图27A是表示形成在根据第八实施例的半导体晶片的划片线31中的顶层布线层焊盘55的平面图。
图27A表示本实施例的顶层焊盘55的平面图形状与上述图3B中所示的第一实施例的焊盘55的平面图形状相同。
图27B是设置在除了顶层布线层的其他布线层中的导电图案50的横剖面图。
参见图27B，通过多个分布在焊盘区33内的离散的点状图案50A形成第八实施例的导电图案50。在所示的实例中，点状图案50A以行和列的形式均匀地分布，其中行方向与去除区的延伸边缘一致，而列方向与去除区的宽度方向一致。在一个点状图案50A中设置一个通路塞V5。然而，在一个点状图案50A中也可设置多个通路塞V5。
图27C是沿图27A和图27B的线20C-20C的剖面图。
参见图27C，应当注意的是，通过在其间设置的通路塞V5沿厚度方向连接彼此相邻的导电图案50。此外，应当注意的是，通过第五层的通路塞V5将第四布线层的导电图案50和顶层布线层的焊盘55彼此连接。
图28A是通过切割工艺获得的半导体器件的示意性平面图。半导体器件包括从图4所示的半导体晶片30中切割的半导体衬底30A、层叠在半导体衬底30A上方的多个通路层57A到57E(参见图4)以及多个布线层58A到58E(参见图4)。如图1B所示，去除区35窄于划片线31，因此，在芯片区32的外侧遗留一部分划片线31。这种遗留的划片线31还包括一部分焊盘55。
图28B是遗留的焊盘55的平面图。在切割工艺之后，应当注意的是，形成与半导体衬底30A的边缘重合的焊盘33的外缘部分33A。焊盘55形成在焊盘区33的整个区域上方。焊盘55由固体导电薄膜(例如，连续形成在焊盘区33内的金属膜)形成。在外缘33A和焊盘55的外缘部分33B之间的区域中，可以看出存在大量通路塞V5的矩阵阵列。
图28C是表示第二到第四布线层的布线层58B到58D(参见图4)的横剖面图。
参见图28C，应当注意的是，在外缘部分33A和焊盘区33的外缘部分之间的区域内以矩形阵列的形式遗留大量相互隔离的导电图案50。此外，设置大量通路塞V5以与各导电图案50重叠。
类似于第一实施例，根据第八实施例，布线层58A到58D(不包括顶层布线层58E)的导电图案50对切割刀片的旋转速度和馈送速度影响不大。因此，能够抑制在半导体晶片30中的裂纹的形成。
根据第八实施例，还可以利用在焊盘区33的整个区域上方形成的固体或连续导电薄膜来形成布线层58A到58D(不包括顶层布线层58E)中的一个或两个布线层的导电图案50。在形成包括由固体连续导电薄膜形成的导电图案50的布线层时，能够测量监控装置40(参见图2A)的电特性。
此外，根据本实施例，也可以形成一部分点状图案50A以沿如图29A中所示的行方向(去除区35的延长方向)连续地延伸，以形成线性图案50B。优选地，在包含于去除区35内的位置处设置这种线性图案50B。这种设置在去除区35内的线性图案50B在切割工艺中对切割刀片的旋转影响不大。
同时，通过增加线性图案50B的宽度，可以考虑将图29A所示的导电图案50用作探针接触的焊盘发的可能性。然而，应当注意的是，当划片线的宽度减小且焊盘区33的尺寸减小时，去除区35的宽度也减小。在这种情况下，也有必要减小线性图案50B的宽度。例如，当划片线的宽度减小到大约40μm且焊盘区33的边长减小到大约35μm时，有必要将去除区35的宽度减小到大约10μm。在这种情况下，有必要将线状图案50B形成为具有10μm或以下的宽度。然而，很难以良好的重现性让探头接触到宽度为10μm或以下的线性图案。因此，优选在顶层布线层的焊盘区33内设置由固体或连续膜形成的焊盘55。
同时，在本实施例中，没有必要如图29B所示那样在整个焊盘区33上方均匀地形成点状图案50A。因此，例如，可以形成这样的区域，在该区域中没有点状图案50A形成在一部分焊盘区33中与去除区35的延长方向垂直交叉的边缘附近。
此外，根据本实施例，也可以沿行方向连续形成图29B的一部分点状图案50A以形成如图29C所示的线性图案50B。
[第九实施例]
接着，将对第九实施例进行描述。在下文中，将仅对其与第一实施例的差异进行描述而省略对相同结构的那些部件的说明。
图30A是表示形成在根据第九实施例的半导体晶片30的划片线31上的顶层布线层焊盘55的平面图。在图30A中，顶层焊盘55的平面图形状与图3B中所示的第一实施例的焊盘55的平面图形状相同。
图30B是设置在除了顶层布线层之外的其他布线层中的导电图案50的横剖面图。
参见图30B，通过沿焊盘区33的外缘分布的多个离散的点状图案50A形成本实施例的导电图案50。在焊盘区33内的深处，设置代替点状图案50A的虚设图案66。在一个点状图案50A内，设置一个通路塞V5。另一方面，在其是虚设图案66的情况下，未设置通路塞。
图30C是沿图30A和图30B的线23C-23C的剖面图。
参见图30C，布线层58A到58E的导电图案50和焊盘55经由通路塞V5彼此连接。然而，在对应于虚设图案66的位置处，未设置通路塞V5。因此，虚设图案66被电性隔离。然而，在例如通过镶嵌工艺形成布线层时，这种虚设图案66起到抑制凹陷或侵蚀的形成的作用。
图31A是通过切割工艺获得的本实施例的半导体器件的示意平面图。半导体器件包括从图4所示的半导体晶片30中切割的半导体衬底30A、层叠在半导体衬底30A上方的多个通路层57A到57E(参见图4)以及多个布线层58A到58E(参见图4)。如图1B所示，去除区35窄于划片线31，因此，在芯片区32的外侧遗留一部分划片线31。这种遗留的划片线31还包括一部分焊盘55。
图31B是遗留的焊盘55的平面图。在切割工艺之后，应当注意的是，形成与半导体衬底30A的边缘重合的焊盘33的外缘部分33A。焊盘55形成在焊盘区33的整个区域上方。对于焊盘55，形成有多个通路塞V5沿外缘表面33B排列成行。
图31C是表示第二到第四布线层的布线层58B到58D(参见图4)的横剖面图。
参见图31C，应当注意的是，在外缘部分33A和焊盘区33的外缘部分之间的区域内以矩形阵列的形式遗留有大量相互隔离的导电图案50。此外，设置大量通路塞V5以与各导电图案50重叠。此外，在每个导电图案50中，设置有多个通路塞V5沿外缘部分33B排列成行。此外，形成有多个通路塞V5沿外缘33B排列成行，以及形成有虚设图案66在其内部区域中排列成行和列，因此，在焊盘区33的区域内，虚设图案66被限定在外缘部分33A和通路塞V5的阵列之间。
根据第九实施例，与图27A-图27C所示的第八实施例类似，也能够在半导体晶片30中抑制裂纹形成。
[第十实施例]
接着，将参照图32A到图32C对第十实施例进行描述。在下文中，将仅对其与第一实施例的差异进行描述而省略对相同结构的那些部件的说明。
图32A是表示形成在根据第十实施例的半导体晶片30的划片线31上的顶层布线层焊盘55的平面图。
图32B是设置在除了顶层布线层之外的布线层中的导电图案50的横剖面图。
参见图32B，与第七实施例的情况相反，本实施例的导电图案30是以在去除区35内沿去除区35连续地延伸的延长导电带的形式形成的。在本实施例中，应当注意的是，导电图案50沿去除区35的中心线排列成行。此外，每个导电图案50形成有沿导电图案50的延长方向排列的大量通路塞V5。
此外，如图32B所示，形成构成了布线到划片的监控器的导电图案50C和50D，类似于源极布线42、漏极布线43、阱布线44等用于图2A的实施例的情况，在根据本实施例的低于顶层布线层58E的布线层58A、58B、58C和58D中，沿着导电图案50，其中在平面图中以延长导电带的形式形成导电图案50C和50D以使其被包括在去除区35中，该延长导电带在图32(A)的焊盘55下面沿划片线31的延伸方向延伸。虽然在所示实例中，这些导电图案50C和50D被绘制成通过焊盘55的下侧，应当注意的是，这些导电图案50C和50D各自具有电性连接至其它焊盘55(未示出)的末端。
图32C是沿图32A和图32B的线24C-24C的剖面图。
参见图32C，可以看出第一到第四布线层的导电图案50以及第二到第五层的通路塞V5被设置在去除区35内。因此，导电图案50由具有小于去除区35的宽度且因此而小于焊盘55的宽度并沿去除区35连续地延伸的延长导电带形成。此外，通路塞V5具有远小于导电图案50的宽度的直径。此外，在顶层布线层焊盘55的下侧，可以看到导电图案50C和50D形成在去除区35内作为包括导电图案50的一部分布线层58A到58D。这些导电图案50C和50D由沿去除区35延伸的延长导电带形成且必要时连接至导电图案50。因此，根据本实施例，选择导电图案50C和50D的位置和宽度，使其在焊盘区的平面图中不横向伸出超过去除区35的宽度。
由于导电图案50C和50D因此包括在去除区35内而不是形成在外侧，因此，即使当进行切割工艺时切割刀片34的位置发生波动时，本实施例也能够消除切割刀片34撞到这些位于外侧的导电图案的情况。
根据图32A到图32C的实施例，在切割之后，在半导体器件中也会遗留有一部分顶层布线层的焊盘55，然而应当注意的是，没有任何导电图案50和通路塞V5甚至导电图案50C和50D仍遗留在布线层58A到58D(不包括顶层布线层)和通路层57A到57E中。这里，应当注意的是，去除区35可具有如上所述的15μm到50μm范围内的宽度，因此，导电图案50以及导电图案50C和50D被形成在划片线31的中心线上具有15μm到50μm范围内的宽度的区域内。
图33A是通过切割工艺获得的本实施例的半导体器件的示意性平面图。半导体器件包括从图4所示的半导体晶片30中切割的半导体衬底30A、层叠在半导体衬底30A上方的多个通路层57A到57E(参见图4)以及多个布线层58A到58E(参见图4)。如图1B所示，去除区35窄于划片线31，因此，在芯片区32的外侧遗留一部分划片线31。这种遗留的划片线31还包括一部分焊盘55。
图33B是遗留的焊盘55的平面图。在切割工艺之后，应当注意的是，形成与半导体衬底30A的边缘重合的焊盘33的外缘部分33A。焊盘55形成在焊盘区33的整个区域上方。在本实施例中，应当注意的是通路塞V5不包括在遗留的焊盘55中。
图33C是表示第二到第四布线层的布线层58B到58D(参见图4)的横剖面图。
参见图33C，应当注意的是，由于通路塞V5不包括在根据本实施例的焊盘区33的外缘的位于外缘部分33A和外缘部分33B之间的区域中，因此，在这种区域中不包括导电图案。
在第十实施例中，也是由在布线层58A到58D(不包括布线层58E)中沿去除区35延伸的延长导电带来形成导电图案50，并且彼此分离地形成类似于延长导电带的导电图案50C和50D。这样，例如，与图6的比较例相比，金属韧性对切割刀片34的影响是有限的，对切割刀片34的旋转速度或馈送速度也影响不大。因此，根据本实施例，在切割时，能够抑制在半导体晶片30中的裂纹的形成，且切割刀片34的寿命也得以延长。在下文中，如稍后将参照实际的实例所做的说明所示，没有必要对所有布线层提供导电图案50C和50D。在没有对所有布线层提供导电图案50C和50D的这种结构中，导电图案50C和50D在去除区35内的形成密度得以降低，并且当使用切割刀片34时能够实现稳定的切割。
此外，根据第十实施例，在顶层布线层的焊盘55的正下方形成用于划片监控器的布线的导电图案50C和50D，与第一实施例将这种导电图案形成顶层布线层的焊盘55外侧(从平面图中观看)的构造相比，可以使划片区的宽度变窄，并且这样一来，还可以增加通过切割工艺从一个半导体晶片获得的半导体芯片的数量。
这种导电图案50C和50D可以被形成为从焊盘55下面经过以电性连接至其它焊盘55，因此，其能够利用位于划片线31正下方且与划片线重叠的区域(从平面图中观看)，从而有效地为各种监控装置布线。
接着，将参照图34A到图34C对第十实施例的改型进行说明。在附图中，用相同的附图标记来指代之前描述过的那些部件并将省略对其进行的说明。图34A是表示本实施例的顶层布线层的焊盘55的平面图，图34B是设置在除了顶层布线层之外的其他布线层中的导电图案50的横剖面图，而图34C是沿图34A和图34B的虚线25C-25C的剖面图。
根据第十实施例，也可以利用在焊盘区33的整个区域上方形成的固体或连续导电薄膜来形成布线层58A到58D(不包括顶层布线层58E)中的一个或两个布线层的导电图案50。与前述图10B的实例类似，在形成包括由固体连续导电薄膜形成的导电图案50的布线层时，能够测量监控装置40(参见图2A)的电特性。这里，应当注意的是，图34C是沿图34A和图34B的线25C-25C的剖面图。在图34C的实例中，通过类似于图10B的实例的布线层50，在布线层58B中形成与顶层布线层的焊盘55相同的形状和尺寸的焊盘。在这种情况下，导电图案50C和50D未形成在布线层58B中，而这些导电图案的功能是通过其它布线层的导电图案来实现的。
图35A是表示本实施例的在划片线31中具有焊盘结构的半导体晶片的实例的平面图，图35B是表示形成在这种划片线31中的监控装置40的实例的平面图，而图36A和图36B是分别沿图35A的平面图的线27A-27A和27B-27B的剖面图。图35A表示顶层布线层的焊盘55。在附图中，用相同的附图标记来指代之前描述过的那些部件并将省略对其进行的说明。
参见图36A的剖面图，例如，在本实施例中，类似于其它布线层58A到58D，布线层58E形成在图32C的结构中的通路层57E上，且类似于其它布线层57B到57E，下一个通路层57F形成在布线层58E上。此外，类似于其它布线层58A到58D，下一个布线层58F形成在通路层57F上，且类似于其它布线层57B到57E，下一个通路层57G形成在布线层58F上。此外，类似于图32A的布线层58E，包括顶层布线层的焊盘55的布线层58G形成在通路层57G上。
参见图35A和图35B以及图36A和图36B，划片线31形成有沿着划片线31连续不断的顶层布线层的焊盘55(已经参照图32A到图32C以及图34A到图34C中的任一图加以描述)，并且从形成在半导体晶片30上的监控装置40延伸的导电图案50C和50D在半导体晶片30上方沿划片线31延伸以与焊盘55重叠(从平面图中观看)。导电图案50C和50D经由通路塞V5的叠层和导电图案50电性连接至各焊盘55(将在图36A的剖面图中说明)。
在图35B的实例中，监控装置40包括在半导体晶片30中由装置隔离区40I限定的有源区40A和阱接触40B，其中在有源区40A中形成具有栅极40G、源极区40S和漏极区40D的晶体管Tr。晶体管的源极区40S经由通路塞42V连接至源极布线42，而漏极区40D经由通路塞43V连接至漏极布线43。此外，栅极40G经由通路塞41V连接至栅极布线41，而阱40B经由通路塞44V连接至阱布线44。
源极布线42和漏极布线43作为导电图案50C在半导体晶片30上方延伸，而栅极布线41和阱布线43作为导电图案50D在半导体晶片30上方延伸。
由于这种结构，从平面图中观看，不会发生如同将从图35A的平面图看到的那样的用于布线的导电图案50C或50D被形成在焊盘55的侧面的情况，因此，能够根据焊盘55的尺寸来减小划片线31的宽度。
此外，根据这种结构，如图36A和图36B的剖面图所示，仅在一部分去除区35内高密度地形成导电图案50，其中导电图案50和通路塞V5以层叠的方式形成，且从平面图中观看，它们彼此重叠。然而，从图36B的剖面图可以看出，在不包括导电图案50的一部分去除区35中，导电图案的密度很低。因此，在具有这种结构的去除区35的切割中，可以有效地避免由于金属图案的韧性引起的切割刀片34的旋转速度出现很大变化且作为切割结果获得的半导体芯片产生裂纹的问题。
虽然已经参照实施例对本发明进行说明，但应当注意的是，本发明不限于这种特定的实施例。
例如，对于本领域技术人员而言显而易见的是，可以进行各种改型、改进和组合。

Claims (6)

1.一种半导体器件，包括：
半导体衬底，所述半导体衬底具有芯片区、位于所述芯片区外缘的划片区、以及在平面图中位于所述划片区中并且位于所述半导体衬底的边缘附近的焊盘区；
下布线层，形成在所述半导体衬底上方，包括第一导电图案和多个第二导电图案，每个所述第二导电图案布置在所述焊盘区内，其中，所述第一导电图案沿着所述焊盘区的外周布置，所述多个第二导电图案布置在所述焊盘区的内部区域中，并且所述第一导电图案和所述多个第二导电图案彼此电隔离；
绝缘膜，形成在所述下布线层上方；以及
上布线层，形成在所述绝缘膜上方，包括在平面图中与所述第一导电图案和所述第二导电图案重叠的第三导电图案，所述第三导电图案电连接至所述第一导电图案。
2.根据权利要求1所述的半导体器件，其中，所述多个第二导电图案包括多个矩形图案。
3.根据权利要求1所述的半导体器件，其中，所述多个第二导电图案从所述半导体衬底的所述边缘向内布置。
4.根据权利要求1所述的半导体器件，其中，所述焊盘区是通过第一外缘部分、第二外缘部分以及第三外缘部分限定的，所述第一外缘部分与所述半导体衬底的所述边缘相对，所述第二外缘部分到达所述边缘以及所述第一外缘部分，所述第三外缘部分到达所述边缘以及所述第一外缘部分，所述第一导电图案沿着所述第一外缘部分、所述第二外缘部分以及所述第三外缘部分布置。
5.根据权利要求1所述的半导体器件，其中，所述第一导电图案和所述第二导电图案由铜形成，所述第三导电图案由铝形成。
6.根据权利要求1所述的半导体器件，还包括形成在所述下布线层和所述半导体衬底之间的第一中间布线层和第二中间布线层，其中，所述第一中间布线层包括在平面图中布置在所述焊盘区内的第四导电图案，所述第二中间布线层包括多个第五导电图案，每个所述第五导电图案在平面图中布置在所述焊盘区内，所述第四导电图案沿着所述焊盘区的所述外周布置，所述多个第五导电图案布置在所述焊盘区的所述内部区域中，并且所述第四导电图案电连接至所述第一导电图案和所述第三导电图案。
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