JP5565767B2 - 半導体装置の製造方法 - Google Patents
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Description
複数の第1半導体チップ領域と、第1スクライブ領域とを有する第1半導体ウエハが形成される。第1半導体ウエハの第1スクライブ領域の一部を切り落とすことにより複数の第1半導体チップ領域が複数の第1半導体チップに切断される。複数の第1半導体チップ領域に挟まれる第1スクライブ領域の一部には、第1領域および第2領域が平行に配置されている。第1領域には、能動素子および受動素子の少なくともいずれかの電気的評価を行うための第1モニター、寸法管理を行うための第2モニター、および、膜厚測定を行うための第3モニターから選択された少なくとも1つのモニターが配置されている。第2領域にはリソグラフィ用合わせマークが配置されている。切断する工程において第1領域が切り落とされる。複数の第1半導体チップ領域のそれぞれは、内部回路領域と内部回路領域を取り囲むシールリングとを有している。切断する工程を経ることによって形成された第1半導体チップは平面視において、第1チップ端面、第2チップ端面、第3チップ端面、および第4チップ端面に取り囲まれるようにされている。シールリングは平面視において、第1チップ端面に沿うように配置された第1辺、第2チップ端面に沿うように配置された第2辺、第3チップ端面に沿うように配置された第3辺、および第4チップ端面に沿うように配置された第4辺に取り囲まれるようにされている。第1辺と第3辺とが平行するように配置され、第2辺と第4辺とが平行するように配置され、第1チップ端面と第3チップ端面とが平行するように配置され、第2チップ端面と第4チップ端面とが平行するように配置されている。第1チップ端面と第1辺との距離は第3チップ端面と第3辺との距離よりも大きく、第2チップ端面と第2辺との距離は第4チップ端面と第4辺との距離よりも大きい。
(実施の形態1)
図1および図2を参照して、本実施の形態における半導体装置の製造方法で形成される第1半導体チップCHaは、スクライビング工程を経ることによって、平面視において第1〜第4チップ端面CE1〜CE4に取り囲まれるように形成されている。第1〜第4チップ端面CE1〜CE4は、平面視において長方形(正方形を含む。以下同じ。)の4辺をなすように配置されており、また第1チップ端面CE1と第3チップ端面CE3とは平行するように配置され、第2チップ端面CE2と第4チップ端面CE4とは平行するように配置されている。
図4および図5を参照して、まず第1半導体ウエハWFaが形成される。すなわち、半導体基板SUB上に、複数の第1半導体チップ領域CRaと、第1スクライブ領域SCaとが、フォトリソグラフィ法を含む半導体製造技術によって形成されることで、第1半導体ウエハWFaが形成される。
図10および図11を参照して、第1モニターMN1aは、内部回路領域CTに形成された能動素子(トランジスタなど)および受動素子(抵抗、容量など)の少なくともいずれかの電気的評価を行うためのものであり、1種のTEG(Test Element Group)である。また第1モニターMN1aは、第1領域RAに配置されており、複数のテスト素子TEと、複数のテスト電極パッドTPとを有する。テスト電極パッドTPとして、具体的にはテスト電極パッドTP0〜TP7が整列して1列に配置される。これらのテスト電極パッドTP0〜TP7の下部には、テスト素子TEが配置される。図11において、テスト電極パッドTP3およびTP4の直下の領域に形成されるテスト素子TE3およびTE4を代表的に示す。これらのテスト素子TE3およびTE4としては、一例として、MOSトランジスタ(絶縁ゲート型電界効果トランジスタ)が用いられる。MOSトランジスタは4端子素子であり、ソース端子S、ドレイン端子D、コントロールゲート端子Gおよびバックゲート端子Bを有する。
図22および図23を参照して、まず第2半導体ウエハWFbが形成される。すなわち、半導体基板SUB上に、複数の第2半導体チップ領域CRbと、第2スクライブ領域SCbとがフォトリソグラフィ法によって形成されることで、第2半導体ウエハWFbが形成される。
図25を参照して、本実施の形態における半導体装置の製造方法で形成される第1半導体チップCHcは、実施の形態1の第1半導体チップCHa(図1)においてリソグラフィ用合わせマークMKが形成されていた領域の一部において、リソグラフィ用合わせマークMKの代わりにテスト電極パッドTPを有する。
図29を参照して、本実施の形態においては、第1半導体ウエハWFa(図4)を形成するためのフォトリソグラフィ工程において、マルチレイヤマスクRMが用いられる。ここでマルチレイヤマスクとは、複数の工程のそれぞれで用いられる複数のパターンが1枚のフォトマスク上に描画されているマスクのことである。マルチレイヤマスクを用いることで、製造工程において複数回行われるフォトリソグラフィ工程の総マスク数を少なくすることができるので、マスクのコストを低減することができる。
図31を参照して、マスクRSは、マルチレイヤマスクではなく通常のマスクであり、全体としてマルチレイヤマスクRMと同程度の面積を有する。またマスクRSにはパターンMPsのみが形成されているので、マルチレイヤマスクRMに比してより多くのパターンMPsが形成されており、本実施の形態の比較例においては12チップ分のMPsが形成されている。
本実施の形態においては、第1モニターMN1aのテスト素子TEおよびテスト電極パッドTPの構成が、実施の形態1と相違している。
図38を参照して、本変形例の平面レイアウトは、以下の点で、図33に示す平面レイアウトとその配置が異なる。すなわち、テスト電極パッドTPbおよびTPcの直下の領域に、テスト素子TEとして、抵抗素子R3およびR4が形成される。抵抗素子R3は、ポリシリコン配線で構成され、抵抗素子R4は、第一層金属配線で構成される。抵抗素子R3は、隣接するテスト電極パッドTPaおよびTPcに電気的に接続され、抵抗素子R4は、隣接するテスト電極パッドTPbおよびTPdに電気的に接続される。この図38に示すTEGの構成において、他の構成は、図33に示す平面レイアウトの構成と同じであり、対応する部分には同一参照番号を付して、その詳細説明は省略する。なお、この図38に示す平面レイアウトにおいても、図33に示す平面レイアウトと同様、各テスト電極パッドに対応して、島状金属部がテスト電極パッドとテスト素子との間の電気的接続のために設けられる。図38においても、図33と同様、第1層島状金属部IM1〜IM4を代表的に示す。
においても、各テスト電極パッドの配線接続用の中間層を島状に形成することにより、その間の領域を通過させて、抵抗素子を形成する配線を配置することができる。この変形例の構成においても、従って、図33から図37に示す構成と同様の効果を得ることができる。また、テスト方法も、実施の形態1と同様にして行なうことができる。
本実施の形態においては、第1モニターMN1aのテスト素子TEおよびテスト電極パッドTPの構成が、実施の形態1および4と相違している。
図44を参照して、本変形例においても、TEGとして、容量素子CP3およびCP4が配置される。この図44に示す容量素子CP3およびCP4の平面レイアウトは、以下の点で図43に示すTEGの平面レイアウト異なる。すなわち、容量素子CP3は、電極が、平板状のポリシリコン配線で構成される電極配線GPLと、半導体チップ表面に形成される後の図45に示す活性領域ARで構成される電極配線とを有する。これらの電極配線GPLおよび活性領域ARは、図示しないゲート絶縁膜を介して互いに対向して配置される。このゲート絶縁膜が容量絶縁膜として利用される。
Claims (6)
- 複数の第1半導体チップ領域と、第1スクライブ領域とを有する第1半導体ウエハを形成する工程と、
前記第1半導体ウエハの前記第1スクライブ領域の一部を切り落とすことにより前記複数の第1半導体チップ領域を複数の第1半導体チップに切断する工程とを備える半導体装置の製造方法であって、
前記複数の第1半導体チップ領域に挟まれる前記第1スクライブ領域の一部には、能動素子および受動素子の少なくともいずれかの電気的評価を行うための第1モニター、寸法管理を行うための第2モニター、および、膜厚測定を行うための第3モニターから選択された少なくとも1つのモニターが配置された第1領域と、リソグラフィ用合わせマークが配置された第2領域とが平行に配置されており、
前記切断する工程において前記第1領域を切り落とし、
前記複数の第1半導体チップ領域のそれぞれは、内部回路領域と前記内部回路領域を取り囲むシールリングとを有し、
前記切断する工程を経ることによって形成された前記第1半導体チップは平面視において、第1チップ端面、第2チップ端面、第3チップ端面、および第4チップ端面に取り囲まれるようにされており、
前記シールリングは平面視において、前記第1チップ端面に沿うように配置された第1辺、前記第2チップ端面に沿うように配置された第2辺、前記第3チップ端面に沿うように配置された第3辺、および前記第4チップ端面に沿うように配置された第4辺に取り囲まれるようにされており、
前記第1辺と前記第3辺とが平行するように配置され、前記第2辺と前記第4辺とが平行するように配置され、前記第1チップ端面と前記第3チップ端面とが平行するように配置され、前記第2チップ端面と前記第4チップ端面とが平行するように配置され、
前記第1チップ端面と前記第1辺との距離は前記第3チップ端面と前記第3辺との距離よりも大きく、前記第2チップ端面と前記第2辺との距離は前記第4チップ端面と前記第4辺との距離よりも大きい、半導体装置の製造方法。 - 少なくとも前記第2領域の一部は前記第1チップ端面と前記第1辺との間に配置されており、
前記第2領域は平面視において、前記第1辺に平行な長辺と前記第1辺に垂直な短辺とを有し、
前記切断する工程において、前記第2領域の一部が前記長辺に垂直な方向に切り落とされる動作と、前記第2領域が全く切り落とされない動作とのいずれかを経ることによって、少なくとも前記第2領域の一部が前記第1半導体チップに残される、請求項1に記載の半導体装置の製造方法。 - 前記第1領域には前記第1モニターが形成されており、
前記第1スクライブ領域内の第3領域には前記第1モニターの電気的特性を計測するための複数のパッドが配置されており、
前記第1半導体チップ領域に挟まれる前記第1スクライブ領域の一部に、前記第3領域は前記第1モニターと平行して配置されており、
前記切断する工程を経た後も、少なくとも前記第3領域の一部が前記第1半導体チップに残される、請求項2に記載の半導体装置の製造方法。 - 前記第1半導体ウエハを形成する工程は、マルチレイヤマスクを用いたフォトリソグラフィ工程を含む、請求項1〜3のいずれかに記載の半導体装置の製造方法。
- 前記能動素子はトランジスタであり、前記受動素子は抵抗および容量のいずれかである、請求項1〜4のいずれかに記載の半導体装置の製造方法。
- 請求項1〜5のいずれかに記載の半導体装置の製造方法によって前記第1半導体チップを形成する工程を備え、
前記第1半導体チップを形成する工程における前記切断する工程は、前記第1半導体ウエハの前記第1スクライブ領域をダイサーによって切り落とすことにより行われ、さらに
複数の第2半導体チップ領域と、第2スクライブ領域とを有する第2半導体ウエハを形成する工程と、
前記第2半導体ウエハの前記第2スクライブ領域の一部を切り落とすことにより前記複数の第2半導体チップ領域を前記複数の第2半導体チップに切断する工程とを含み、
前記複数の第2半導体チップ領域に挟まれる前記第2スクライブ領域には、能動素子および受動素子の少なくともいずれかの電気的評価を行うための第4モニター、寸法管理を行うための第5モニター、および、膜厚測定を行うための第6モニターから選択された少なくとも1つのモニターが配置された第4領域と、リソグラフィ用合わせマークが配置された第5領域とが1列に配置されており、
前記第2半導体チップを形成する工程における前記切断する工程は、前記第2半導体ウエハの前記第2スクライブ領域の少なくとも一部を、前記ダイサーによって切り落とすことにより行われる、半導体装置の製造方法。
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