KR100476900B1 - 테스트 소자 그룹 회로를 포함하는 반도체 집적 회로 장치 - Google Patents

테스트 소자 그룹 회로를 포함하는 반도체 집적 회로 장치 Download PDF

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Abstract

본 발명에 따른 반도체 집적 회로 장치는 제 1 패드와 제 2 패드 사이에 연결된 테스트 소자 그룹 회로를 포함한다. 상기 테스트 소자 그룹 회로는 상기 제 1 패드와 상기 제 2 패드 사이에 직렬 연결된 복수의 반도체 소자들을 포함하고, 상기 반도체 소자들 중 적어도 2개의 인접한 반도체 소자들은 다층 배선 구조로 형성되는 신호 경로를 통해 전기적으로 연결된다.

Description

테스트 소자 그룹 회로를 포함하는 반도체 집적 회로 장치{SEMICONDUCTOR INTEGRATED CIRCUIT DEVICE WITH TEST ELEMENT GROUP CIRCUIT}
본 발명은 반도체 집적 회로 장치들에 관한 것으로, 좀 더 구체적으로는 테스트 소자 그룹 회로를 포함하는 반도체 집적 회로 장치에 관한 것이다.
일반적으로, 웨이퍼라 불리는 순수한 반도체 기판 상에서 각각 독특한 특성을 갖는 반도체 박막 공정들을 수행함으로써 웨이퍼 상에 복수 개의 집적 회로 칩들(integrated circuit chips)이 형성된다. 제조 공정이 완료된 후, 집적 회로 칩들을 개별화하기 위해서 웨이퍼가 절단된다. 이를 위해서, 집적 회로 칩과 집적 회로 칩 사이에는 빈 공간이 마련된다. 즉, 인접한 집적 회로 칩들 사이에는 절단에 필요한 빈 공간이 형성되며, 이러한 빈 공간은 스크라이브 라인 영역 (scribe line region) (또는 스크라이브 레인 영역-scribe lane region)이라 불린다. 그러한 스크라이브 라인 영역에는 집적 회로 칩을 구성하는 소자들은 형성되지 않는다.
집적 회로 칩을 구성하는 각종 소자들의 전기적인 특성들을 알아보기 위해서, 측정 소자들(measuring elements) 또는 테스트 소자들(test elements)의 소정의 패턴(소위, 테스트 소자 그룹(test element group, TEG) 회로라 불림)이 반도체 웨이퍼의 스크라이브 라인 영역 상에 형성된다. 그 다음에, 웨이퍼 상에 형성된 집적 회로 칩들 내의 소자들이 적절하게 형성되는 지의 여부를 결정하기 위해 테스트 소자 그룹 회로이 전기적으로 테스트된다. 전기적인 특성을 측정하는 데 사용되는 측정 소자 또는 테스트 소자를 포함하는 반도체 장치들이 "SEMICONDUCTOR DEVICE"라는 제목으로 U.S. Patent No. 6,177,733에, "MOS TEG STRUCTURE"라는 제목으로 U.S. Patent No. 5,949,090에, 그리고 "CIRCUIT WAFER AND TEG PAD ELECTRODE"라는 제목으로 U.S. Patent No. 5,654,582에 각각 게재되어 있다.
테스트 소자 그룹 회로는 집적 회로 칩들 내에 소자들을 형성하기 위해 사용되는 공정과 동일한 공정을 이용하여 형성된다. 테스트 소자 그룹의 전기적인 특성들(electric properties)을 측정하는 것은 집적 회로 칩들 내에 형성되는 소자들의 전기적인 특성들을 측정하는 것과 같은 것이다. 하지만, 웨이퍼 당 다이 수가 점차적으로 감소함에 따라, 테스트 소자 그룹 회로를 테스트하여 집적 회로 칩들의 특성들을 정확하게 추론하는 것이 점차적으로 어렵다. 그러한 이유때문에, 스크라이브 라인 영역에 형성되는 테스트 소자 그룹 회로를 칩 내에 형성함으로써 좀 더 정확하게 집적 회로 칩의 특성을 파악하는 것이 가능하다.
칩 내에 형성된 테스트 소자 그룹 회로의 일예가 일본공개특허번호 05-021554에 "반도체 집적 회로" (1991년 11월 07일자로 출원)라는 제목으로 게재되어 있다. 상기한 특허는 칩 내에 형성된 인버터 체인을 통해 AC 특성을 측정함으로써 결함이 있는 제품이 소비자에게 전달되는 것을 방지할 수 있는 기술을 게시하고 있다.
AC 특성을 측정하기 위한 테스트 소자 그룹 회로를 포함하는 집적 회로 장치를 보여주는 도면이 도 1에 도시되어 있다. 도 1을 참조하면, 반도체 집적 회로 장치 (1)는 패드들 (10, 12) 사이에 연결된 테스트 소자 그룹 회로 (TEG circuit) (14)를 포함한다. 테스트 소자 그룹 회로 (14)는 제 1 및 제 2 패드들 (10, 12) 사이에 직렬 연결되는 복수 개의 CMOS 인버터들 (16-22)을 포함한다.
회로 동작에 있어서, 웨이퍼 레벨 테스트 모드에서 제 1 및 제 2 패드들 (10, 12)에는 프로브 핀들이 각각 연결된다. 그 다음에, 제 1 패드 (10)에 인가되는 신호가 테스트 소자 그룹 회로 (14)를 경유하여 제 2 패드 (12)로 출력될 것이다. 제 2 패드 (12)로부터 출력되는 신호를 분석함으로써 테스트 소자 그룹 회로 (14)의 AC 특성을 파악할 수 있다.
도 2는 도 1에 도시된 테스트 소자 그룹 회로의 레이아웃을 보여주는 평면도이다. 도 2를 참조하면, 참조번호 30은 반도체 기판 (미도시됨)에 형성되는 N웰 영역 (N-well region)을 나타내고, 참조번호 32는 소자 분리막 (device isolation)에 의해서 정의된 액티브 영역 (active region)을 나타낸다. 참조번호 34는 게이트 폴리실리콘 (gate polysilicon)을 나타낸다. 도 2에서, 인버터들 (16-22) 각각의 PMOS 트랜지스터가 N웰 영역 (30)에 형성되고, 인버터들 (16-22) 각각의 NMOS 트랜지스터는 반도체 기판에 형성된다.
도 3은 도 2에서 A-A' 점선을 따라 절단된 단면을 보여주는 단면도이다. 도 3을 참조하면, 인버터 (16)의 PMOS 트랜지스터의 드레인 (36)은 컨택 구조물 (contact structure) (40)을 통해 배선 (M0)에 전기적으로 연결되고, 배선 (M0)은 컨택 구조물 (42)을 통해 인버터 (18)의 PMOS 트랜지스터의 게이트 (34)에 전기적으로 연결된다. 배선 (M0)은 텅스텐 또는 폴리실리콘을 이용하여 형성될 것이다. 비록 도면에는 도시되지 않았지만, 인버터 (16)의 NMOS 트랜지스터의 드레인 역시 도 3에 도시된 것과 동일한 방법으로 인버터 (18)의 NMOS 트랜지스터의 게이트와 연결될 것이다. 나머지 인버터들 역시 앞서 설명된 것과 동일한 방식으로 연결됨은 자명하다. 여기서, 컨택 구조물들 (40, 42) 각각은 로컬 배선 (local interconnection)이라고도 불린다.
도 3에 도시된 바와같이, AC 특성을 측정하기 위한 테스트 소자 그룹 회로 (14)를 구성하는 인버터들 (16-22)은 텅스턴 또는 폴리실리콘으로 형성된 배선 (또는, 컨택 구조물들 (40, 42)과 배선 (M0)으로 구성되는 신호 경로)을 통해 서로 연결된다. 그러한 신호 경로 구조를 갖는 테스트 소자 그룹 회로 (14)의 경우, 단순히 MOS 트랜지스터의 전기적인 특성들 (예를 들면, 드레인 전류, 문턱 전압 등)만을 고려하여 AC 특성이 테스트된다.
본 발명의 목적은 반도체 집적 회로 장치의 전기적인 특성과 함께 공정 특성을 측정할 수 있는 테스트 소자 그룹 회로를 포함하는 반도체 집적 회로 장치를 제공하는 것이다.
상술한 제반 목적을 달성하기 위한 본 발명의 특징에 따르면, 소정의 기능을 수행하는 내부 회로를 포함하는 반도체 집적 회로 장치는 제 1 및 제 2 패드들과, 상기 제 1 패드와 상기 제 2 패드 사이에 연결된 테스트 소자 그룹 회로를 포함한다. 상기 테스트 소자 그룹 회로는 상기 제 1 패드와 상기 제 2 패드 사이에 직렬 연결된 복수의 반도체 소자들을 포함한다. 상기 반도체 소자들 중 적어도 2개의 인접한 반도체 소자들은 다층 배선 구조로 형성되는 신호 경로를 통해 전기적으로 연결된다.
이 실시예에 있어서, 상기 제 1 및 제 2 패드들은 본딩 패드들이다.
이 실시예에 있어서, 상기 제 1 패드와 상기 테스트 소자 그룹 회로의 입력 사이에 연결된 제 1 퓨즈 회로와; 그리고 상기 테스트 소자 그룹 회로의 출력과 상기 제 2 패드 사이에 연결된 제 2 퓨즈 회로를 더 포함한다.
이 실시예에 있어서, 상기 제 1 및 제 2 퓨즈 회로들은 이디에스 (EDS) 테스트 후에 절단된다.
이 실시예에 있어서, 상기 다층 배선 구조로 형성된 신호 경로는 복수 개의 배선들을 포함하고, 상기 배선들은 상기 인접한 반도체 소자들 사이에 대응하는 컨택홀들을 통해 직렬로 전기적으로 연결된다.
본 발명의 다른 특징에 따르면, 반도체 집적 회로 장치는 대응하는 내부 회로들에 각각 연결되는 제 1 및 제 2 본딩 패드들과; 상기 제 1 본딩 패드와 상기 제 2 본딩 패드 사이에 연결된 테스트 소자 그룹 회로를 포함하며, 상기 테스트 소자 그룹 회로는 상기 제 1 본딩 패드와 상기 제 2 본딩 패드 사이에 직렬 연결된 복수의 반도체 소자들을 포함하되, 상기 반도체 소자들 중 인접한 반도체 소자들은 대응하는 신호 경로들을 통해 전기적으로 연결되고, 상기 신호 경로들 각각은 다층 배선 구조로 형성된다.
본 발명의 또 다른 특징에 따르면, 반도체 집적 회로 장치는 제 1 패드에 연결된 입력 단자와, 출력 단자를 갖는 제 1 인버터와; 입력 단자와, 제 2 패드에 연결된 출력 단자를 갖는 제 2 인버터와; 그리고 상기 제 1 인버터의 출력 단자와 상기 제 2 인버터의 입력 단자 사이에 연결되며, 다층 배선 구조로 형성되는 신호 경로를 포함한다.
본 발명에 따른 바람직한 실시예들이 이하 참조 도면들에 의거하여 상세히 설명될 것이다. 본 발명의 신규한 반도체 집적 회로 장치에는 테스트 소자 그룹 회로가 제공되며, 테스트 소자 그룹 회로는 적어도 2개의 반도체 소자들을 갖는다. 테스트 소자 그룹 회로의 반도체 소자들은 다층 배선 구조 (multi-layer interconnection structure)를 갖는 신호 경로를 통해 전기적으로 연결된다. 예를 들면, 반도체 집적 회로 장치가 3층 배선 구조를 갖는다면, 신호 경로는 3개의 배선층들을 모두 포함하도록 형성될 것이다. 이는 이하 상세히 설명될 것이다. 다층 배선 구조를 갖는 신호 경로를 이용하여 테스트 소자 그룹 회로의 반도체 소자들을 전기적으로 연결함으로써, 모든 공정 특성들을 고려하여 반도체 집적 회로 장치의 AC 특성을 테스트하는 것이 가능하다. 즉, 본 발명에 따른 테스트 소자 그룹 회로를 통해 전기적인 특성과 함께 공정 특성을 측정할 수 있다.
도 4는 본 발명에 따른 테스트 소자 그룹 회로를 포함하는 반도체 집적 회로 장치를 보여주는 블록도이다.
도 4를 참조하면, 본 발명의 반도체 집적 회로 장치 (100)는 제 1 및 제 2 패드들 (110, 120), 제 1 및 제 2 패드들 (110, 120)에 각각 연결된 내부 회로들 (130, 140), 그리고 제 1 및 제 2 패드들 (110, 120) 사이에 연결되는 테스트 소자 그룹 회로 (150)를 포함한다. 테스트 소자 그룹 회로 (150)는 복수의 인버터들 (151, 152, ..., 153, 154)과 퓨즈들 (155, 156)을 포함한다. 퓨즈 (155)의 일단은 제 1 패드 (110)에 연결되고, 퓨즈 (156)의 일단은 제 2 패드 (120)에 연결된다. 퓨즈들 (155, 156)의 타단들 사이에는 인버터들 (151-154)이 직렬로 연결되어 있다. 인접한 인버터들은 대응하는 신호 라인들을 통해 상호 전기적으로 연결되어 있다. 예를 들면, 인접한 인버터들 (151, 152)은 신호 라인 (L10)을 통해 전기적으로 연결되고, 인접한 인버터들 (153, 154)은 신호 라인 (L16)을 통해 전기적으로 연결된다. 테스트 소자 그룹 회로 (150)의 나머지 인버터들 (미도시됨) 역시 대응하는 신호 라인들을 통해 전기적으로 연결될 것이다. 이 실시예에 있어서, 도 4에 도시된 신호 라인들 (L10-L16) 각각은 도 3에 도시된 단층 배선 구조와 달리 다층 배선 구조를 갖는다.
회로 동작에 있어서, 웨이퍼 레벨 테스트 모드에서 제 1 및 제 2 패드들 (110, 120)에는 대응하는 프로브 핀들이 각각 연결된다. 그 다음에, 제 1 패드 (110)에 인가되는 신호가 테스트 소자 그룹 회로 (150)를 경유하여 제 2 패드 (120)로 출력될 것이다. 제 2 패드 (120)로부터 출력되는 신호를 분석함으로써 테스트 소자 그룹 회로 (150)의 AC 특성을 파악할 수 있다.
도 4에 있어서, 테스트 소자 그룹 회로 (150)의 퓨즈들 (155, 156)은 레이저 퓨즈와 전기적인 퓨즈 중 어느 하나로 구성될 것이다. 퓨즈들 (155, 156)은 웨이퍼 레벨에서 전기적인 다이 식별 (electric die sorting: EDS) 테스트 후에 절단될 것이다. 이는 테스트 소자 그룹 회로 (150)가 칩의 정상적인 동작에 영향을 미치는 것을 방지하기 위함이다. 제 1 및 제 2 패드들 (110, 120)은 패키지의 리드 프레임의 리드들에 각각 연결되는 본딩 패드들이다.
도 5는 도 4에 도시된 테스트 소자 그룹 회로의 레이아웃을 보여주는 평면도이고, 도 6은 도 5에 도시된 B-B' 점선을 따라 절단된 단면을 보여주는 단면도이다. 먼저 도 5를 참조하면, 참조번호 200은 반도체 기판 (미도시됨)에 형성되는 N웰 영역을 나타내고, 참조번호 202는 소자 분리막 (210, 도 6 참조)에 의해서 정의된 액티브 영역을 나타낸다. 참조번호 204는 게이트 폴리실리콘을 나타낸다. 도 5에서, 인버터들 (151-154) 각각의 PMOS 트랜지스터는 N웰 영역 (200)에 형성되고, 인버터들 (151-154) 각각의 NMOS 트랜지스터는 반도체 기판에 형성된다. 첫 번째 인버터 (예를 들면, 151)의 출력단과 두 번째 인버터 (예를 들면, 152)의 입력단을 전기적으로 연결하기 위한 신호 라인 (예를 들면, L10)은 다층 배선 구조를 갖도록 형성된다. 좀 더 구체적으로 설명하면 다음과 같다.
본 발명에 따른 반도체 집적 회로 장치가 4개의 배선층들을 갖는다고 가정하자. 이러한 가정에 따르면, 본 발명에 따른 신호 라인들 (L10, L12, L14, L16) 각각은 4개의 배선층들을 모두 경유하도록 형성된다. 예를 들면, 도 6에 도시된 바와같이, 인버터 (151)의 PMOS 트랜지스터의 드레인 (206)은 4개의 배선층들을 경유하여 인버터 (152)의 PMOS 트랜지스터의 게이트 (204)와 전기적으로 연결된다. 배선층들 상에는 각각 배선들 (M0, M1, M2, M3)이 형성되며, 배선들 (M0, M1, M2, M3)은 도면에 도시된 바와같이 컨택 구조물들 (212)에 의해서 서로 전기적으로 연결된다. 잘 알려진 바와같이, 컨택 구조물은 컨택홀 (또는 비아)을 형성하고 도전 물질 (폴리실리콘, 텅스텐, 또는 알루미늄)로 컨택홀을 채움으로써 형성된다.
예를 들면, 배선 (M0)과 PMOS 트랜지스터의 드레인은 폴리실리콘 또는 텅스텐을 이용한 컨택 구조물을 통해 전기적으로 연결된다. 배선들 (예를 들면, M0, M1)은 텅스텐 또는 알루미늄을 이용한 컨택 구조물을 통해 전기적으로 연결된다. 반도체 기판 상에 형성된 층들은 층간 절연 물질 (예를 들면, 산화막)에 의해서 전기적으로 절연된다. 이 실시예에 있어서, 컨택 구조물들 (212)과 배선들 (M0, M1, M2, M3)을 갖는 신호 라인들 (L10-L16) 각각은 도 6에 도시된 바와같은 패턴을 갖는다. 즉, 신호 라인들 (L10-L16) 각각은 동일한 패턴을 갖도록 형성된다.
본 발명에 따른 테스트 소자 그룹 회로를 이용하여 웨이퍼 레벨에서 AC 특성을 테스트하는 경우, 단순히 MOS 트랜지스터의 전기적인 특성만을 고려한 것이 아니라 모든 공정 특성들 (배선 형성 공정, 콘택 구조물 형성 공정, 층간 절연 공정, 등등)을 고려한 AC 특성이 얻어질 수 있다. 즉, 본 발명에 따른 테스트 소자 그룹 회로를 통해 전기적인 특성과 함께 공정 특성을 측정할 수 있다.
도 7은 본 발명의 다른 실시예에 따른 반도체 집적 회로 장치를 보여주는 블록도이다. 도 7을 참조하면, 본 발명의 반도체 집적 회로 장치 (200)는 본딩 패드들 (201, 202), 본딩 패드들 (201, 202) 각각에 연결된 내부 회로들 (203, 204), 비본딩 패드들 (non-bodning pads)로서 테스트 패드들 (205, 206), 그리고 테스트 패드들 (205, 206) 사이에 연결된 테스트 소자 그룹 회로 (207)를 포함한다. 테스트 소자 그룹 회로 (207)는 테스트 패드들 (205, 206) 사이에 직렬로 연결된 복수 개의 인버터들 (208, 209, ..., 210, 211)을 포함한다. 이 실시예에 있어서, 테스트 패드들 (205, 206)은 패키지 레벨에서 리드 프레임의 리드들에 연결되지 않는다.
테스트 소자 그룹 회로 (207)에 있어서, 인접한 인버터들은 대응하는 신호 라인들을 통해 상호 전기적으로 연결되어 있다. 예를 들면, 인접한 인버터들 (208, 209)은 신호 라인 (L20)을 통해 전기적으로 연결되고, 인접한 인버터들 (210, 211)은 신호 라인 (L23)을 통해 전기적으로 연결된다. 테스트 소자 그룹 회로 (207)의 나머지 인버터들 (미도시됨) 역시 대응하는 신호 라인들을 통해 전기적으로 연결될 것이다. 도 7에 도시된 신호 라인들 (L20-L23) 각각은 도 6에 도시된 바와같은 다층 배선 구조를 가지며, 그것에 대한 설명은 그러므로 생략된다. 도 7에 도시된 반도체 집적 회로 장치가 도 4에 도시된 것과 동일한 효과를 얻음은 자명하다.
본 발명에 따르면, 인접한 인버터들을 전기적으로 연결하는 신호 라인들이 반도체 집적 회로 장치의 모든 배선층들을 이용하여 형성되었다. 하지만, 배선층들 중 일부 (예를 들면, 적어도 2개의 배선층들)을 이용하여 형성될 수 있음은 자명하다. 그리고, 테스트 소자 그룹 회로의 인접한 인버터들을 연결하는 신호 라인들 모두 다층 배선 구조를 갖도록 형성되었다. 반면에, 테스트 소자 그룹 회로의 인접한 인버터들을 연결하는 신호 라인들 중 일부만이 다층 배선 구조를 갖도록 형성될 수 있다.
이상에서, 본 발명에 따른 회로의 구성 및 동작을 상기한 설명 및 도면에 따라 도시하였지만, 이는 예를 들어 설명한 것에 불과하며 본 발명의 기술적 사상 및 범위를 벗어나지 않는 범위 내에서 다양한 변화 및 변경이 가능함은 물론이다.
앞서 설명된 바와같이, 테스트 소자 그룹 회로를 구성하는 인버터들은 다층 배선 구조를 갖는 신호 라인들을 통해 각각 연결된다. 본 발명에 따른 테스트 소자 그룹 회로를 이용하여 웨이퍼 레벨에서 AC 특성을 테스트하는 경우, 반도체 집적 회로 장치를 제조하는 데 사용된 모든 공정들을 고려한 AC 특성이 얻어질 수 있다. 즉, 본 발명에 따른 테스트 소자 그룹 회로를 통해 전기적인 특성과 함께 공정 특성을 측정할 수 있다. 공정 특성을 고려하여 각 칩의 AC 특성을 측정함으로써 공정 특성을 고려하여 회로 패턴을 설계하는 것이 가능하다. 이는 분석 기간이 단축되게 한다. 게다가, 각 칩의 공정 특성에 따른 AC 특성을 측정함으로써 패키지 후에 생기는 문제를 쉽게 파악할 수 있다. 예를 들면, 패키지 전에 수행된 테스트 결과가 패키지 후에 수행된 테스트 결과와 다른 경우, 어느 레벨 (패키지 레벨 또는 웨이퍼 레벨)에서 문제가 생겼는 지의 여부를 정확하게 파악할 수 있다.
도 1은 일반적인 테스트 소자 그룹 회로를 포함하는 반도체 집적 회로 장치를 보여주는 도면;
도 2는 도 1에 도시된 테스트 소자 그룹 회로의 레이아웃를 보여주는 평면도;
도 3은 도 2에서 A-A' 점선을 따라 절단된 단면을 보여주는 단면도;
도 4는 본 발명에 따른 반도체 집적 회로 장치를 보여주는 도면;
도 5는 도 4에 도시된 테스트 소자 그룹 회로의 레이아웃을 보여주는 평면도;
도 6은 도 5에 도시된 B-B' 점선을 따라 절단된 단면을 보여주는 단면도; 그리고
도 7은 본 발명의 다른 실시예에 따른 반도체 집적 회로 장치를 보여주는 도면이다.
* 도면의 주요 부분에 대한 부호 설명 *
1, 100, 200 : 반도체 집적 회로 장치
10, 12, 110, 120, 201, 202, 205, 206 : 패드
14, 150, 207 : 테스트 소자 그룹 회로
130, 140, 203, 204 : 내부 회로

Claims (18)

  1. 소정의 기능을 수행하는 내부 회로를 포함하는 반도체 집적 회로 장치에 있어서:
    제 1 및 제 2 패드들과; 그리고
    상기 제 1 패드와 상기 제 2 패드 사이에 연결된 테스트 소자 그룹 회로를 포함하며,
    상기 테스트 소자 그룹 회로는 복수 개의 반도체 소자들, 상기 제 1 패드와 상기 반도체 소자들 중 첫 번째 반도체 소자의 입력 사이에 연결된 제 1 퓨즈 회로, 그리고 상기 반도체 소자들 중 마지막 반도체 소자의 출력과 상기 제 2 패드 사이에 연결된 제 2 퓨즈 회로로 구성되고, 상기 반도체 소자들 중 적어도 2개의 인접한 반도체 소자들은 다층 배선 구조 (multi-layer interconnection structure)로 형성되는 신호 경로를 통해 전기적으로 연결되는 것을 특징으로 하는 반도체 집적 회로 장치.
  2. 제 1 항에 있어서,
    상기 제 1 및 제 2 패드들은 본딩 패드들인 것을 특징으로 하는 반도체 집적 회로 장치.
  3. 삭제
  4. 제 1 항에 있어서,
    상기 제 1 및 제 2 퓨즈 회로들은 이디에스 (EDS) 테스트 후에 절단되는 것을 특징으로 하는 반도체 집적 회로 장치.
  5. 제 1 항에 있어서,
    상기 제 1 및 제 2 패드들은 비본딩 패드들 (non-bonding pads)인 것을 특징으로 하는 반도체 집적 회로 장치.
  6. 제 1 항에 있어서,
    상기 각 반도체 소자는 CMOS 인버터를 포함하는 것을 특징으로 하는 반도체 집적 회로 장치.
  7. 제 1 항에 있어서,
    상기 다층 배선 구조로 형성된 신호 경로는 복수 개의 배선들을 포함하고, 상기 배선들은 상기 인접한 반도체 소자들 사이에 대응하는 컨택홀들을 통해 직렬로 전기적으로 연결되는 것을 특징으로 하는 반도체 집적 회로 장치.
  8. 대응하는 내부 회로들에 각각 연결되는 제 1 및 제 2 본딩 패드들과; 그리고
    상기 제 1 본딩 패드와 상기 제 2 본딩 패드 사이에 연결된 테스트 소자 그룹 회로를 포함하며,
    상기 테스트 소자 그룹 회로는 복수 개의 반도체 소자들, 상기 제 1 본딩 패드와 상기 반도체 소자들 중 첫 번째 반도체 소자의 입력 사이에 연결된 제 1 퓨즈 회로, 그리고 상기 반도체 소자들 중 마지막 반도체 소자의 출력과 상기 제 2 본딩 패드 사이에 연결된 제 2 퓨즈 회로로 구성되고, 상기 반도체 소자들 중 인접한 반도체 소자들은 대응하는 신호 경로들을 통해 전기적으로 연결되고, 상기 신호 경로들 각각은 다층 배선 구조로 형성되는 반도체 집적 회로 장치.
  9. 삭제
  10. 제 8 항에 있어서,
    상기 제 1 및 제 2 퓨즈 회로들은 이디에스 (EDS) 테스트 후에 절단되는 반도체 집적 회로 장치.
  11. 제 8 항에 있어서,
    상기 각 반도체 소자는 CMOS 인버터를 포함하는 반도체 집적 회로 장치.
  12. 제 8 항에 있어서,
    상기 다층 배선 구조로 형성된 신호 경로들 각각은 복수 개의 배선들을 포함하고, 상기 배선들은 상기 인접한 반도체 소자들 사이에 대응하는 컨택홀들을 통해 직렬로 전기적으로 연결되는 반도체 집적 회로 장치.
  13. 제 1 패드에 연결된 입력 단자와, 출력 단자를 갖는 제 1 인버터와;
    입력 단자와, 제 2 패드에 연결된 출력 단자를 갖는 제 2 인버터와;
    상기 제 1 인버터의 출력 단자와 상기 제 2 인버터의 입력 단자 사이에 연결되며, 다층 배선 구조로 형성되는 신호 경로와;
    상기 제 1 패드와 상기 제 1 인버터의 입력 단자 사이에 연결된 제 1 퓨즈 회로와; 그리고
    상기 제 2 인버터의 출력 단자와 상기 제 2 패드 사이에 연결된 제 2 퓨즈 회로를 포함하는 테스트 소자 그룹 회로.
  14. 제 13 항에 있어서,
    상기 제 1 및 제 2 패드들은 본딩 패드들인 테스트 소자 그룹 회로.
  15. 삭제
  16. 제 13 항에 있어서,
    상기 제 1 및 제 2 퓨즈 회로들은 이디에스 (EDS) 테스트 후에 절단되는 테스트 소자 그룹 회로.
  17. 제 13 항에 있어서,
    상기 제 1 및 제 2 패드들은 비본딩 패드들인 테스트 소자 그룹 회로.
  18. 제 13 항에 있어서,
    상기 다층 배선 구조로 형성된 신호 경로는 복수 개의 배선들을 포함하고, 상기 배선들은 상기 제 1 및 제 2 인버터들 사이에 대응하는 컨택홀들을 통해 직렬로 전기적으로 연결되는 테스트 소자 그룹 회로.
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