KR102465968B1 - 반도체 칩과 그 제조방법, 및 그 반도체 칩을 포함한 반도체 패키지와 디스플레이 장치 - Google Patents

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Abstract

본 발명의 기술적 사상은 별도의 포토리소그라피 장비에 대한 투자없이 최적화된 구조의 반도체 칩과 그 제조방법, 및 그 반도체 칩을 포함한 반도체 패키지와 디스플레이 장치를 제공한다. 그 반도체 칩은 제1 방향으로 길쭉한 직사각형의 중심 부분에 배치되고, 상기 제1 방향을 따라 기 설정된 간격을 가지고 배치된 다수의 구동회로 셀들을 구비한 회로 영역; 상기 회로 영역의 외곽으로 배치된 다수의 전극 패드들; 및 상기 직사각형의 네 변 중 적어도 한 변에 배치된 공정용 패턴;을 포함한다.

Description

반도체 칩과 그 제조방법, 및 그 반도체 칩을 포함한 반도체 패키지와 디스플레이 장치{Semiconductor chip, method of fabricating the semiconductor chip, and semiconductor package and display apparatus comprising the semiconductor chip}
본 발명의 기술적 사상은 반도체 칩 및 반도체 패키지에 관한 것으로, 특히 디스플레이 장치의 구동에 이용되는 반도체 칩 및 반도체 패키지에 관한 것이다.
일반적으로 디스플레이 장치는 화상을 표시하기 위한 디스플레이 패널 및 상기 디스플레이 패널의 각 화소를 구동하기 위한 구동 칩을 포함할 수 있다. 구동 칩은 외부로부터 인가된 영상 신호를 각 화소의 구동에 적합한 구동 신호로 변환하여 적절한 타이밍에 각 화소에 인가하는 역할을 수행할 수 있다. 이러한 구동 칩은 예컨대, TCP(Tape Carrier Package), COF(Chip On Film) 패키지, 및 COG(Chip On Glass) 패키지 등의 패키지 구조로 디스플레이 장치에 포함될 수 있다.
본 발명의 기술적 사상이 해결하고자 하는 과제는 별도의 포토리소그라피 장비에 대한 투자없이 최적화된 구조의 반도체 칩과 그 제조방법, 및 그 반도체 칩을 포함한 반도체 패키지와 디스플레이 장치를 제공하는 데에 있다.
상기 과제를 해결하기 위하여, 본 발명의 기술적 사상은 제1 방향으로 길쭉한 직사각형의 중심 부분에 배치되고, 상기 제1 방향을 따라 기 설정된 간격을 가지고 배치된 다수의 구동회로 셀들을 구비한 회로 영역; 상기 회로 영역의 외곽으로 배치된 다수의 전극 패드들; 및 상기 직사각형의 네 변 중 적어도 한 변에 배치된 공정용 패턴;을 포함하는 반도체 칩을 제공한다.
본 발명의 일 실시예에 있어서, 상기 직사각형의 한쪽 단변에 상기 공정용 패턴의 전체가 포함되도록 배치될 수 있다.
본 발명의 일 실시예에 있어서, 상기 공정용 패턴은 상기 제1 방향으로 길쭉한 구조를 가지고 상기 단면에 배치될 수 있다.
본 발명의 일 실시예에 있어서, 상기 직사각형의 양쪽 장변 중 적어도 하나에 상기 공정용 패턴의 일부가 포함되도록 배치될 수 있다.
본 발명의 일 실시예에 있어서, 상기 공정용 패턴의 일부는 상기 제1 방향으로 길쭉한 구조를 가지고 양쪽의 상기 장변 각각에 배치되거나, 또는 어느 한쪽의 상기 장변에 배치될 수 있다.
본 발명의 일 실시예에 있어서, 상기 반도체 칩은 웨이퍼로부터 분리된 다수의 칩들 중 하나이고, 상기 공정용 패턴은 상기 반도체 칩에 전체가 포함되도록 배치되거나, 또는 상기 웨이퍼의 스크라이브 레인(Scribe Lane: S/L)에 배치되되 일부가 상기 반도체 칩에 포함되도록 배치되며, 상기 공정용 패턴의 폭은 상기 웨이퍼의 스크라이브 레인의 폭보다 넓을 수 있다.
본 발명의 일 실시예에 있어서, 상기 공정용 패턴은 포토리소그라피를 위한 패턴들, 공정 모니터링을 위한 패턴들, 및 소자 테스트를 위한 패턴들 중 어느 하나로서, 사이즈가 가장 큰 패턴에 대응할 수 있다.
본 발명의 일 실시예에 있어서, 상기 공정용 패턴은 포토리소그라피 공정에서 사용되는 장비에 기인하여, 기 설정된 사이즈로 형성되고 축소할 수 없는 패턴에 대응할 수 있다.
본 발명의 일 실시예에 있어서, 상기 반도체 칩은 웨이퍼로부터 분리된 다수의 칩들 중 하나이고, 상기 공정용 패턴은 정렬 키(align key)에 대응하며, 상기 공정용 패턴의 폭은 상기 웨이퍼의 스크라이브 레인의 폭보다 넓을 수 있다.
본 발명의 일 실시예에 있어서, 상기 반도체 칩은 상기 공정용 패턴을 포함하지 않는 반도체 칩에 비해 상기 직사각형의 단변의 폭이 증가할 수 있다.
본 발명의 일 실시예에 있어서, 상기 반도체 칩은 디스플레이 구동 칩(Display Driver IC: DDI)이고, 상기 공정용 패턴은 다중 메탈층으로 형성되되, 최상부 메탈층이 생략되거나 일부만 형성될 수 있다.
본 발명의 일 실시예에 있어서, 상기 최상부 메탈층은 상기 전극 패드의 형성에 관련되는 층이고, 상기 최상부 메탈층이 상기 전극 패드 형성에 이용되는 경우에는 일부만 형성되고, 상기 전극 패드 형성에 이용되지 않는 경우에는 생략될 수 있다.
또한, 본 발명의 기술적 사상은 상기 과제를 해결하기 위하여, 직사각형의 중심 부분에 배치되고 회로 패턴들을 포함한 회로 영역; 및 상기 회로 영역의 외곽으로 상기 직사각형의 네 변 중 적어도 한 변에 배치된 공정용 패턴;을 포함하는 반도체 칩을 제공한다.
본 발명의 일 실시예에 있어서, 상기 공정용 패턴의 전체 또는 일부가 상기 반도체 칩에 포함되도록 배치될 수 있다.
본 발명의 일 실시예에 있어서, 상기 반도체 칩은 웨이퍼로부터 분리된 다수의 칩들 중 하나이고, 상기 공정용 패턴은 상기 반도체 칩에 전체가 포함되도록 배치되거나, 또는 상기 웨이퍼의 스크라이브 레인에 배치되되 일부가 상기 반도체 칩에 포함되도록 배치되며, 상기 반도체 칩에 상기 공정용 패턴의 전체 또는 일부가 배치됨으로써, 상기 웨이퍼의 스크라이브 레인의 폭이 감소하고, 상기 반도체 칩의 면적이 증가할 수 있다.
더 나아가 본 발명의 기술적 사상은 상기 과제를 해결하기 위하여, 웨이퍼 상에 포토리소그라피 공정을 진행하여, 상기 웨이퍼 내의 다수의 직사각형의 칩들 상에 회로 패턴들과 스크라이브 레인 상에 공정 패턴들을 형성하는 단계; 상기 칩들 각각에 전극 패드들을 형성하는 단계; 및 소잉(sawing) 공정을 통해 상기 칩들을 서로 분리하여 개별화하는 단계;를 포함하고, 상기 칩들 상에 회로 패턴들과 스크라이브 레인 상에 공정 패턴들을 형성하는 단계에서, 상기 칩들 중 적어도 하나의 칩에 상기 공정 패턴들 중 어느 하나인 공정용 패턴이 포함되도록 하는, 반도체 칩의 제조방법을 제공한다.
본 발명의 일 실시예에 있어서, 상기 공정용 패턴을 상기 칩들 각각에 형성하되, 상기 직사각형의 네 변 중 적어도 한 변에 상기 공정용 패턴의 전체 또는 일부가 포함되도록 형성할 수 있다.
본 발명의 일 실시예에 있어서, 상기 칩들 각각은 제1 방향으로 길쭉한 DDI이고, 상기 공정용 패턴을 상기 칩들 각각에 형성하되, 상기 직사각형의 한쪽 단면에 상기 공정용 패턴의 전체가 포함되도록 형성하거나, 또는 상기 직사각형의 양쪽 장변 중 적어도 하나에 상기 공정용 패턴의 일부가 포함되도록 형성할 수 있다.
본 발명의 일 실시예에 있어서, 상기 공정용 패턴의 폭은 상기 웨이퍼의 스크라이브 레인의 폭보다 크고, 상기 공정용 패턴의 일부가 포함되도록 형성하는 경우, 상기 공정용 패턴은 상기 웨이퍼의 스크라이브 레인과 상기 장변에 함께 형성할 수 있다.
본 발명의 일 실시예에 있어서, 상기 공정용 패턴을 다중 메탈층으로 형성하되, 상기 전극 패드가 상기 공정용 패턴의 최상부 메탈층을 이용하여 형성되는 경우에 상기 최상부 메탈층을 하부의 메탈층에 비해 일부만 형성하고, 상기 전극 패드가 상기 최상부 메탈층을 이용하지 않고 형성되는 경우에 상기 최상부 메탈층을 형성하지 않을 수 있다.
본 발명의 일 실시예에 있어서, 상기 공정 패턴들은 포토리소그라피를 위한 패턴들, 공정 모니터링을 위한 패턴들, 및 소자 테스트를 위한 패턴들을 포함하고, 상기 공정 패턴들 중 일부를 다중 메탈층으로 형성하되, 상기 최상부 메탈층에 대응하는 메탈층은 형성하지 않을 수 있다.
본 발명의 일 실시예에 있어서, 상기 칩들 중 어느 하나에 상기 공정 패턴들 전부를 형성할 수 있다.
본 발명의 일 실시예에 있어서, 상기 개별화하는 단계 전에, 상기 전극 패드들 상에 연결 단자를 형성하는 단계; 및 상기 웨이퍼의 후면을 연마하는 단계;를 더 포함할 수 있다.
한편, 상기 과제를 해결하기 위하여, 본 발명의 기술적 사상은 제1 방향으로 길쭉한 직사각형의 중심 부분에 배치된 회로 영역, 상기 회로 영역의 외곽으로 배치된 다수의 전극 패드들, 및 상기 직사각형의 네 변 중 적어도 한 변에 배치된 공정용 패턴을 포함하는 반도체 칩; 및 상기 반도체 칩이 실장되는 칩 실장부, 및 상기 전극 패드들에 전기적으로 연결되는 다수의 배선 패턴들을 구비한 지지 기판;을 포함하는 반도체 패키지를 제공한다.
본 발명의 일 실시예에 있어서, 상기 공정용 패턴은, 상기 직사각형의 한쪽 단면에 상기 공정용 패턴의 전체가 포함되도록 배치되거나, 또는 상기 직사각형의 양쪽 장변 중 적어도 하나에 상기 공정용 패턴의 일부가 포함되도록 배치될 수 있다.
본 발명의 일 실시예에 있어서, 상기 지지 기판은 베이스 필름 또는 유리 기판이고, 상기 배선 패턴들은 ITO(Indium Tin Oxide) 또는 구리(Cu)로 형성되며, COF(Chip On Film) 패키지, COF(Chip On Film) 패키지, 및 TCP(Tape Carrier Package) 중 어느 하나의 구조를 가질 수 있다.
본 발명의 일 실시예에 있어서, 상기 반도체 칩은 DDI이고, 상기 전극 패드들 각각에 형성된 연결 단자를 포함하며, 상기 공정용 패턴은 다중 메탈층으로 형성되되, 상기 전극 패드의 형성에 관련되는 최상부 메탈층이 생략되거나 일부만 형성되며, 상기 연결 단자를 통해 상기 전극 패드들과 상기 배선 배턴들이 전기적으로 연결될 수 있다.
끝으로 상기 과제를 해결하기 위하여, 본 발명의 기술적 사상은 화상을 표시하는 디스플레이 패널; 상기 화상을 표시하기 위한 구동 칩으로 구동신호를 제공하는 인쇄회로기판(PCB); 및 상기 인쇄회로기판과 상기 디스플레이 패널 사이에 연결되고, 상기 구동 칩 및 상기 구동 칩이 실장되는 지지 기판을 구비한 반도체 패키지;를 포함하고, 상기 구동 칩은 제1 방향으로 길쭉한 직사각형의 중심 부분에 배치된 회로 영역, 상기 회로 영역의 외곽으로 배치된 다수의 전극 패드들, 및 상기 직사각형의 네 변 중 적어도 한 변에 배치된 공정용 패턴을 포함하는, 디스플레이 장치를 제공한다.
본 발명의 기술적 사상에 의한 반도체 칩은, 반도체 칩의 직사각형의 네 변 중 적어도 한 변에 공정용 패턴을 포함함으로써, 스크라이브 레인의 폭을 감소시킬 수 있고, 그에 따라, 반도체 칩의 사이즈를 증가시키거나, 또는 웨이퍼 내의 전체 메인 칩들의 개수를 증가시킬 수 있다. 따라서, 본 발명의 기술적 사상에 의한 반도체 칩은 하나의 웨이퍼로부터 생산할 수 있는 반도체 칩의 생산성을 증가시킬 수 있다.
또한, 본 발명의 기술적 사상에 의한 반도체 칩은, 반도체 칩에 포함되는 공정 패턴들의 최상부 메탈층이 생략하거나 작게 형성됨으로써, 소잉 공정 이후, 공정 패턴들로부터의 버 발생이 최소화될 수 있다. 따라서, 본 발명의 기술적 사상에 의한 반도체 칩은, 반도체 칩을 지지 기판에 안정적으로 실장함으로써, 신뢰성 있는 반도체 패키지 및 디스플레이 장치를 구현할 수 있도록 한다.
도 1은 본 발명의 일 실시예 따른 반도체 칩들을 포함한 웨이퍼에 대한 평면도이다.
도 2는 본 발명의 일 실시예 따른 반도체 칩들을 포함한 풀-샷(full-shot)에 대응하는 평면도이다.
도 3은 본 발명의 일 실시예 따른 반도체 칩에 대한 평면도이다.
도 4는 도 3의 반도체 칩에서 공정용 패턴을 좀더 상세히 보여주는 평면도이다.
도 5는 도 3의 반도체 칩이 웨이퍼로부터 분리되기 전의 상태를 부분적으로 보여주는 평면도이다.
도 6 내지 도 8b는 본 발명의 일 실시예 따른 반도체 칩에 대한 부분 평면도들이다.
도 9는 도 7a의 반도체 칩이 웨이퍼로부터 분리되기 전의 상태를 부분적으로 보여주는 평면도이다.
도 10은 본 발명의 일 실시예에 따른 반도체 칩들을 포함한 풀-샷에 대응하는 평면도이다.
도 11은 도 10의 풀-샷 내에 포함된 공정 패턴들에 대한 평면도들이다.
도 12a 내지 도 12c는 각각 본 발명의 일 실시예에 따른 반도체 칩들을 포함한 풀-샷에 대응하는 평면도, 하나의 반도체 칩을 확대하여 보여주는 평면도, 및 웨이퍼로부터 분리되기 전의 반도체 칩들을 보여주는 평면도이다.
도 13a 내지 도 13c는 본 발명의 일 실시예에 따른 반도체 칩에 포함된 공정용 패턴에 대한 평면도 및 단면도들이다.
도 14는 본 발명의 일 실시예에 따른 반도체 칩에서, 공정용 패턴의 최상부 메탈층을 생략한 효과를 보여주는 그래프이다.
도 15a 및 도 15b는 본 발명의 일 실시예에 따른 반도체 칩을 포함한 반도체 패키지에 대한 평면도 및 단면도이다.
도 16a 및 도 16b는 본 발명의 일 실시예에 따른 반도체 칩을 포함한 반도체 패키지에 대한 평면도 및 단면도이다.
도 17은 본 발명의 일 실시예에 따른 반도체 칩을 포함한 반도체 패키지에 대한 단면도이다.
도 18은 본 발명의 일 실시예에 따른 디스플레이 장치의 일부를 개략적으로 보여주는 개념도이다.
도 19a 및 도 19b는 도 18의 디스플레이 장치에 대응하는 장치 구성도 및 회로도이다.
도 20은 본 발명의 일 실시예에 따른 반도체 칩을 제조하는 과정을 보여주는 흐름도이다.
도 21a 내지 도 21d는 도 20의 반도체 칩의 제조 과정의 각 단계들에 대응하는 개념도들이다.
이하에서는 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 상세히 설명한다.
본 발명의 실시예들은 당해 기술 분야에서 통상의 지식을 가진 자에게 본 발명을 더욱 완전하게 설명하기 위하여 제공되는 것이며, 하기 실시예는 여러 가지 다른 형태로 변형될 수 있으며, 본 발명의 범위가 하기 실시예에 한정되는 것은 아니다. 오히려, 이들 실시예는 본 개시를 더욱 충실하고 완전하게 하고, 통상의 기술자에게 본 발명의 사상을 완전하게 전달하기 위하여 제공되는 것이다.
이하의 설명에서 어떤 구성 요소가 다른 구성 요소에 연결된다고 기술될 때, 이는 다른 구성 요소와 바로 연결될 수도 있지만, 그 사이에 제3의 구성 요소가 개재될 수도 있다. 유사하게, 어떤 구성 요소가 다른 구성 요소의 상부에 존재한다고 기술될 때, 이는 다른 구성 요소의 바로 위에 존재할 수도 있고, 그 사이에 제3의 구성 요소가 개재될 수도 있다. 또한, 도면에서 각 구성 요소의 구조나 크기는 설명의 편의 및 명확성을 위하여 과장되었고, 설명과 관계없는 부분은 생략되었다. 도면상에서 동일 부호는 동일한 요소를 지칭한다.
달리 정의되지 않는 한, 여기에 사용되는 모든 용어들은 기술 용어와 과학 용어를 포함하여 본 발명 개념이 속하는 기술 분야에서 통상의 지식을 가진 자가 공통적으로 이해하고 있는 바와 동일한 의미를 지닌다. 또한, 통상적으로 사용되는, 사전에 정의된 바와 같은 용어들은 관련되는 기술의 맥락에서 이들이 의미하는 바와 일관되는 의미를 갖는 것으로 해석되어야 하며, 여기에 명시적으로 정의하지 않는 한 과도하게 형식적인 의미로 해석되어서는 아니 될 것이다. 한편, 사용되는 용어들은 단지 본 발명을 설명하기 위한 목적에서 사용된 것이지 의미 한정이나 특허청구범위에 기재된 본 발명의 범위를 제한하기 위하여 사용된 것은 아니다.
도 1은 본 발명의 일 실시예 따른 반도체 칩들을 포함한 웨이퍼에 대한 평면도이고, 도 2는 본 발명의 일 실시예 따른 반도체 칩들을 포함한 풀-샷(full-shot)에 대응하는 평면도이다.
도 1 및 도 2를 참조하면, 본 실시예의 반도체 칩(100)은 일 방향으로 길쭉한 직사각형 구조를 가질 수 있다. 예컨대, 본 실시예의 반도체 칩(100)은 디스플레이 구동 칩(Display Driver IC: DDI)일 수 있다. 물론, 본 실시예의 반도체 칩(100)이 DDI에 한정되는 것은 아니다. 예컨대, 본 실시예의 반도체 칩(100)은 메모리 칩, 또는 DDI를 제외한 비메모리 칩일 수 있다. 도 1은 본 실시예의 반도체 칩(100)이 소잉(sawing) 공정을 통해 서로 분리되어 개별화되기 전의 웨이퍼(W) 상태로 존재하는 모습을 보여주며, 웨이퍼(W)는 예컨대, 수백 개의 반도체 칩들(100)을 포함할 수 있다. 이러한 웨이퍼(W)는 반도체 칩들(100)에 해당하는 다수의 메인 칩들과 메인 칩들 사이의 스크라이브 레인(Scribe Lane: S/L)을 포함할 수 있다. 스크라이브 레인은 메인 칩들 사이에 배치되어 메인 칩들을 서로 이격시키며, 소잉 공정에서 메인 칩들을 개개의 반도체 칩으로 분리하기 위한 분리선에 해당할 수 있다.
한편, 스크라이브 레인에는 일반적으로 포토리소그래피 공정에서 사용하는 다양한 마크(mark) 또는 키(key) 등의 패턴들, 공정 모니터링을 위한 패턴들, 및 소자 테스트를 위한 패턴들이 형성될 수 있다. 이러한 패턴들은 반도체 칩(100)의 동작에는 영향을 미치지 않고, 반도체 공정을 진행하기 위해 필요한 패턴들로서, 이하에서 명확하게 구별되는 경우를 제외하고는 '공정 패턴들'로 통칭한다.
참고로, 생산성 측면에서 스크라이브 레인의 폭은 점차 감소하고 있는 추세이며, 그에 따라 공정 패턴들이 형성될 수 있는 영역도 점차 축소되고 있다. 그에 반해, 반도체 소자들이 고집적화되면서, 공정 패턴들의 종류가 점차 다양해지고 양적으로도 많아지고 있다. 그에 따라, 스크라이브 레인에 대한 더 넓은 면적이 요구되고 있는 실정이다. 즉, 반도체 소자의 고집적화에 따라 더 넓은 스크라이브 레인을 필요로 하지만, 생산성 측면에서는 오히려 스크라이브 레인의 폭 및 웨이퍼 상에서의 점유 면적을 줄여야 하는 트레이드-오프(trade-off) 관계에 있다.
웨이퍼(W) 상에 실선의 네모로 표시된 부분은 하나의 풀-샷(full-shot)에 대응하는 부분일 수 있다. 풀-샷은 노광 공정에서 한 번의 스캐닝을 통해 전사시킬 수 있는 마스크 패턴 전체에 대응할 수 있다. 한편, 일반적으로 노광 공정은 축사 투영, 예컨대 4:1의 축사투영으로 진행할 수 있다. 그에 따라, 마스크 패턴은 1/4의 사이즈로 축소되어 웨이퍼에 전사될 수 있다. 한편, 풀-샷은 풀-필드(full-field)라고 부르기도 한다.
도 2는 2개의 풀-샷(Sf1, Sf2)에 대응하는 부분을 확대하여 보여주고 있다. 예컨대, 제2 방향(y 방향)으로 연장하는 x축 스크라이브 레인(S/L-x)을 기준으로 왼쪽 부분이 제1 풀-샷(Sf1)에 대응하고 오른쪽 부분이 제2 풀-샷(Sf2)에 대응할 수 있다. 참고로, y축 스크라이브 레인(S/L)은 제1 방향(x 방향)으로 연장하며 제2 방향(y 방향)을 따라 배치되고, x축 스크라이브 레인(S/L-x)은 제2 방향(y 방향)으로 연장하고 제1 방향(x 방향)을 따라 배치될 수 있다. 다만, x축 스크라이브 레인(S/L-x)과 y축 스크라이브 레인(S/L)의 구분은 임의적인 구분일 뿐, 반도체 칩(100)의 연장 방향을 어느 방향으로 맞추느냐에 따라 달라질 수 있다. 한편, 이하의 설명에서 주로 언급되는 것은 y축 스크라이브 레인(S/L)이므로 특별히 x축 스크라이브 레인(S/L-x)이라고 언급하지 않는 한 스크라이브 레인은 y축 스크라이브 레인(S/L)을 의미할 수 있다.
한편, 하나의 풀-샷(Sf1 or Sf2)에는 도시된 바와 같이 제1 방향(x 방향)으로는 하나의 반도체 칩(100)이 포함되고, 제2 방향(y 방향)으로는 다수의 반도체 칩들(100)이 포함될 수 있다. 예컨대, Main Chip #1 ~ Main Chip #n으로 표시된 바와 같이, 제1 풀-샷(Sf1) 또는 제2 풀-샷(Sf2) 각각에는 제2 방향(y 방향)으로 각각 n개의 반도체 칩들(100)이 포함될 수 있다. 반도체 칩(100)이 DDI인 경우, 보통 하나의 풀-샷에 20개 내지 30개 정도의 반도체 칩이 포함될 수 있다.
본 실시예의 반도체 칩(100)은 도시된 바와 같이, 직사각형의 네 변 중 적어도 한 변에 공정용 패턴(130)을 포함할 수 있다. 예컨대, 본 실시예의 반도체 칩(100)은 직사각형의 양쪽 단변 중 어느 한쪽 단면에 공정용 패턴(130)을 포함할 수 있다. 여기서, 공정용 패턴(130)은 전술한 공정 패턴들 중 어느 하나일 수 있다. 따라서, 해당 공정용 패턴(130)은 스크라이브 레인에 형성되지 않을 수 있다. 이와 같이, 공정용 패턴(130)이 스크라이브 레인에 형성되지 않음으로써, 스크라이브 레인의 폭을 감소시킬 수 있고, 그에 따라, 메인 칩의 사이즈를 증가시키거나, 또는 웨이퍼 내의 전체 메인 칩들의 개수를 증가시킬 수 있다. 결과적으로, 하나의 웨이퍼로부터 생산할 수 있는 반도체 칩의 생산성을 증가시킬 수 있다. 메인 칩의 사이즈 증가 및 개수 증가에 대한 내용은 도 3 내지 도 5의 설명 부분에서 좀더 상세히 설명한다.
한편, 반도체 칩(100)에 형성되는 공정용 패턴(130)은 스크라이브 레인(S/L)에 형성되는 공정 패턴들 중 가장 사이즈가 큰 공정 패턴일 수 있다. 구체적으로 설명하면, 스크라이브 레인(S/L)의 폭은 스크라이브 레인에 배치되는 공정 패턴들 중 가장 큰 사이즈를 갖는 공정 패턴에 의해 결정될 수 있다. 예컨대, 공정 패턴들 중 가장 큰 사이즈를 갖는 'A'라는 공정 패턴이 제2 방향(y 방향)의 폭이 60㎛ 정도라 할 때, 메인 칩과의 마진 폭까지 고려하면 스크라이브 레인(S/L)의 제2 방향(y 방향)의 폭은 70 내지 80㎛ 정도가 확보되어야 한다.
일반적으로 대부분의 공정 패턴들은 사용자에 의한 크기 조절이 가능할 수 있다. 그에 따라, 반도체 칩의 고집적화와 함께 공정 패턴들도 함께 축소되는 경향을 가질 수 있다. 그러나 몇몇 공정 패턴들은 반도체 장비에 종속하여 반도체 장비의 교체없이는 해당 공정 패턴들의 사이즈를 감소시킬 수 없다. 그러나 반도체 장비의 교체는 막대한 비용 투자를 초래하기 때문에 쉽사리 채택하기 힘들 수 있다. 하나의 구체적인 예로, 포토리소그라피 공정에 이용되는 'S'라는 정렬 키는 제2 방향(y 방향)의 폭이 74㎛ 정도이고, 제1 방향(x 방향)의 길이는 800㎛ 정도일 수 있다. 또한, 상기 'S'의 정렬 키는 포토 장비에 종속하여 포토 장비의 교체없이는 사이즈를 축소시킬 수 없다. 따라서, 이러한 'S'의 정렬 키의 존재로 스크라이브 레인(S/L)의 제2 방향(y 방향)의 폭을 80㎛ 미만으로 줄이는 것이 거의 불가능하다.
그러나 본 실시예의 반도체 칩(100)은 스크라이브 레인(S/L)의 폭을 줄이는 데에 버틀넥(bottleneck)으로 작용하는 가장 큰 사이즈의 공정용 패턴(130)을 반도체 칩(100) 내에 형성함으로써, 반도체 장비의 교체 등과 같은 별도의 투자없이도 스크라이브 레인(S/L)을 용이하게 감소시킬 수 있다. 그에 따라, 본 실시예의 반도체 칩(100)은 메인 칩의 사이즈를 증가, 또는 웨이퍼 내의 전체 메인 칩들의 개수를 증가시키는데 기여할 수 있고, 최종적으로 하나의 웨이퍼로부터 생산할 수 있는 반도체 칩의 생산성을 증가시킬 수 있다.
한편, 도 2에서 도시된 바와 같이, 풀-샷(Sf1, Sf2) 내의 메인 칩들은 모두 공정용 패턴(130)을 포함할 수 있다. 그러나 그에 한하지 않고 일부 메인 칩들에서는 공정용 패턴(130)이 생략될 수도 있다. 예컨대, 일반적으로 풀-샷 기준으로 최대 사이즈의 정렬 키는 인접하는 2개의 스크라이브 레인(S/L)에 약 23개 정도가 밀집되어 배치될 수 있다. 따라서, 그러한 23개의 정렬 키의 개수에 맞추어 정렬 키를 메인 칩들에 형성하는 경우에 일부 메인 칩들에는 해당 정렬 키가 형성되지 않을 수 있다. 다만, 초과하는 정렬 키가 공정 진행에 영향을 미치지 않고, 또한 규칙적인 패턴으로 정렬 키를 형성하는 것이 패터닝 공정에서 유리하므로 모든 메인 칩들에 정렬 키가 형성될 수 있다.
참고로, x축 스크라이브 레인(S/L-x)에도 공정 패턴들(130-x)이 형성되고, 따라서, 그러한 공정 패턴들(130-x) 중 최대 사이즈의 공정 패턴을 반도체 칩에 배치하여 x축 스크라이브 레인(S/L-x)의 제1 방향(x 방향) 폭의 감소를 도모할 수도 있다. 다만, 도 2에 도시된 바와 같이, 하나의 풀-샷을 기준으로 할 때, y축 스크라이브 레인(S/L)은 메인 칩의 개수만큼 존재하나 x축 스크라이브 레인(S/L-x)은 단지 하나 존재할 수 있다. 따라서, y축 스크라이브 레인(S/L)에 배치되는 최대 사이즈의 공정 패턴, 즉 공정용 패턴(130)을 반도체 칩(100)에 배치하는 효과는 매우 크나, x축 스크라이브 레인(S/L-x)에 배치되는 최대 사이즈의 공정 패턴(130-x)을 반도체 칩(100)에 배치하는 효과는 미미할 수 있다. 이러한 결과는 웨이퍼(W) 전체를 고려해도 역시 마찬가지일 수 있다.
도 3은 본 발명의 일 실시예 따른 반도체 칩에 대한 평면도이고, 도 4는 도 3의 반도체 칩에서 공정용 패턴을 좀더 상세히 보여주는 평면도이며, 도 5는 도 3의 반도체 칩이 웨이퍼로부터 분리되기 전의 상태를 부분적으로 보여주는 평면도이다. 도 1 및 도 2의 설명 부분에서 이미 설명한 내용은 간단히 설명하거나 생략한다.
도 3 내지 도 5를 참조하면, 본 실시예의 반도체 칩(100)은 회로 영역(110), 주변 영역(110p), 전극 패드들(120) 및 공정용 패턴(130)을 포함할 수 있다. 여기서, 반도체 칩(100)은 DDI일 수 있다. 물론, 반도체 칩(100)이 DDI에 한정되는 것은 아니다. 다만, 이하에서 반도체 칩(100)이 DDI인 경우를 주로 설명하고, 반도체 칩(100)이 DDI가 아닌 실시예는 도 12a 내지 도 12c의 설명 부분에서 따로 설명한다.
회로 영역(110)의 내부에는 다수의 구동회로 셀들(112)이 배치될 수 있다. 또한, 도시되지는 않았지만, 회로 영역(110)에는 다수의 배선 패턴들이 배치될 수 있다. 구동회로 셀들(112)은 상기 배선 패턴들을 통해 전극 패드들(120)에 전기적으로 연결될 수 있다. 구동회로 셀들(112)은 인쇄회로기판(도 18의 2000 참조)으로부터 입력 전극 패드들(120in)을 통해 인가되는 구동 제어 신호들 및 전원 신호에 반응하여 디스플레이 패널(도 18의 3000 참조)을 구동시키기 위한 데이터 신호들을 생성하여 출력 전극 패드들(120out)로 출력할 수 있다. 예컨대, 구동회로 셀들(112)은 출력 전극 패드들(120out)의 개수만큼 형성될 수 있다.
한편, 각각의 구동회로 셀(112)은 쉬프트 레지스터, 데이터 레지스터, 라인 래치부, 디지털-아날로그 변환부 및 출력 버퍼부 등을 포함할 수 있다. 상기 쉬프트 레지스터는 순차적인 래치 펄스를 생성하여 상기 라인 래치부에 제공할 수 있다. 즉, 상기 쉬프트 레지스터는 인쇄회로기판(도 18의 2000 참조)의 타이밍 컨트롤러(도 19a의 2100 참조)에서 입력되는 수평 개시신호를 데이터 클럭 신호에 응답하여 쉬프트시킨 래치 펄스를 상기 라인 래치부에 제공할 수 있다.
상기 데이터 레지스터는 순차적으로 입력되는 디지털 데이터 신호, 즉, 디지털 형태의 적색, 녹색 및 청색 데이터 신호를 상기 라인 래치부에 인가할 수 있다. 상기 라인 래치부는 라인 단위로 디지털 데이터 신호를 래치하고, 로드 신호가 입력되면 래치된 라인 단위의 데이터 신호를 출력할 수 있다. 상기 디지털-아날로그 변환부는 상기 라인 래치부로부터 제공되는 디지털 데이터 신호를 계조 전압에 기초하여 대응하는 아날로그 형태의 데이터 신호 즉, 데이터 전압으로 변환하여 출력할 수 있다. 상기 출력 버퍼부는 아날로그 형태로 변환된 데이터 신호를 기준 레벨에 근접하도록 조절하여 출력할 수 있다.
한편, 상기 디지털-아날로그 변환부 및 출력 버퍼부 내에는 레벨 쉬프터 및 앰프 등이 포함되며, 상기 레벨 쉬프터 및 앰프에는 인쇄회로기판(도 18의 2000 참조)으로부터의 전원 신호가 인가될 수 있다.
주변 영역(110p)은 회로 영역(110)으로 외곽으로 배치되며, 그러한 주변 영역(110p)으로 전극 패드들(120)이 배치될 수 있다. 주변 영역(110p)이 회로 영역(110)과 어떤 물리적인 경계를 가지고 구별되는 것은 아니다.
전극 패드들(120)은 입력 전극 패드들(120in)과 출력 전극 패드들(120out)을 포함할 수 있다. 입력 전극 패드들(120in)은 각각에 범프 등으로 형성된 연결 단자들과 함께 입력부를 구성하며, 출력 전극 패드들(120out)은 역시 해당 연결 단자들과 함께 출력부를 구성할 수 있다. 예컨대, 입력 전극 패드들(120in)은 반도체 칩(100)의 제1 장변(El1)을 따라 배치되고, 출력 전극 패드들(120out)은 반도체 칩(100)의 제2 장변(El2)을 따라 배치될 수 있다.
입력 전극 패드들(120in)은 인쇄회로기판(도 18의 2000 참조)으로부터 구동 제어 신호들을 입력받는 다수의 신호 입력 패드들, 및 인쇄회로기판(도 18의 2000 참조)으로부터 전원 신호를 입력받는 하나 이상의 전원 입력 패드를 포함할 수 있다. 한편, 출력 전극 패드들(120out)은, 전술한 바와 같이, 구동회로 셀들(112)과 전기적으로 연결되며, 구동회로 셀들(112)에서 생성된 데이터 신호들은 출력 전극 패드들(120out)을 통해 외부로 출력될 수 있다.
한편, 도 3에서, 전극 패드들(120)이 반도체 칩(100)의 제1 장변(El) 및 제2 장변(El2)으로부터 약간 이격되어 배치되고 있지만, 경우에 따라, 전극 패드들(120)은 제1 장변(El) 및 제2 장변(El2)에 접하여 배치될 수도 있다. 덧붙여, 일반적으로 반도체 칩(100)이 웨이퍼로부터 분리될 때, 전극 패드들(120) 각각에 범프와 같은 연결 단자가 이미 형성될 수 있다. 따라서, 반도체 칩(100)은 전극 패드들(120) 상에 연결 단자들을 포함할 수 있다. 한편, 연결 단자들은 예컨대 금(Au) 범프로 형성될 수 있다.
공정용 패턴(130)은 반도체 칩(100)의 왼쪽 제1 단변(Es1)에 배치될 수 있다. 물론, 공정용 패턴(130)이 오른쪽 제2 단면(Es2)에 배치될 수도 있다. 도 1 및 도 2의 설명 부분에서 설명한 바와 같이, 공정용 패턴(130)은 다양한 공정 패턴들 중 하나이고, 그 중 사이즈가 가장 큰 공정 패턴일 수 있다. 여기서, 사이즈는 제2 방향(y 방향)의 폭을 의미할 수 있다. 도시된 바와 같이, 공정용 패턴(130)은 제1 방향(x)으로 길쭉하게 연장된 구조를 가질 수 있다. 이러한 공정용 패턴(130)의 사이즈는 반도체 칩(100)의 전체 사이즈에 비해 매우 작을 수 있다.
반도체 칩(100)의 제1 방향(x 방향)의 길이는 제1 길이(L1)를 가지며, 제2 방향(y 방향)의 폭은 제1 폭(W1)을 가질 수 있다. 예컨대, 제1 길이(L1)는 수만㎛ 일 수 있고, 제1 폭(W1)은 수백㎛일 수 있다. 한편, 공정용 패턴(130)은 제1 방향으로 제2 길이(L2)를 가지며, 제2 방향(y 방향)의 폭은 제2 폭(W2)을 가질 수 있다. 예컨대, 제2 길이(L2)는 수백㎛일 수 있고, 제2 폭(W2)은 수십㎛일 수 있다. 따라서, 반도체 칩(100)의 사이즈와 비교하여, 공정용 패턴(130)은 제1 방향(x 방향)으로 수십 내지 수백 분의 1 수준이고, 제2 방향(x 방향)으로 수십 내지 수 분의 1 수준일 수 있다.
전술한 바와 같이, 공정용 패턴(130)이 반도체 칩(100)에 형성됨으로써, 스크라이브 레인(S/L)이 감소하고 또한 반도체 칩(100)의 사이즈가 증가할 수 있다.
도 5를 참조하여 구체적으로 계산해 보면, 도시된 바와 같이 2개의 반도체 칩들(100-1, 100-2)이 스크라이브 레인(S/L)을 사이에 두고 배치될 수 있다. 여기서, 일점 쇄선이 기존 스크라이브 레인(S/L)과 반도체 칩들의 경계를 나타내고 실선이 폭이 감소한 스크라이브 레인(S/L)과 반도체 칩들(100-1, 100-2)의 경계를 나타낼 수 있다.
기존 스크라이브 레인(S/L)의 제2 방향(y 방향)의 제4 폭(W4')은 100㎛이고, 제1 반도체 칩(100-1)의 제1 방향(x 방향)의 길이가 30000㎛이며, 제2 방향(y 방향)의 제1 폭(W1')은 1000㎛이라고 하자. 또한, 제1 방향(x 방향)의 제2 길이(L2)가 1000㎛이고 제2 방향(y 방향)의 제2 폭(W2)이 100㎛인 제1 공정용 패턴(130-1)이 제1 반도체 칩(100-1) 내에 형성되고, 감소한 스크라이브 레인(S/L)의 제2 방향(y 방향)의 제4 폭(W4)이 80㎛이라고 하면, 제1 반도체 칩(100-1)의 면적은 제2 방향(y 방향)으로 20㎛(위아래 각각 10㎛씩)만큼 증가하고 제1 공정용 패턴(130-1)의 사이즈만큼 감소할 수 있다. 즉, 제1 반도체 칩(100-1)은 20*30,000 - 100*1,000 = 500,000 정도 면적이 증가할 수 있다. 이는 기존 반도체 칩의 면적의 약 1.7% 정도의 증가에 해당할 수 있다.
한편, 공정용 패턴(130)이 반도체 칩(100)에 내에 형성됨으로써, 웨이퍼에서 생산할 수 있는 반도체 칩들의 개수를 증가시킬 수도 있다. 예컨대, 풀-샷의 제2 방향(y 방향)의 최대 폭을 30,000㎛이라고 하고, 기존 스크라이브 레인(S/L)의 제2 방향(y 방향) 폭이 100㎛이며, 반도체 칩의 사이즈는 전술한 바와 같이 1000*3000이라고 하자. 한편, 반도체 칩(100) 내에 100*1000의 공정용 패턴이 형성되고, 스크라이브 레인(S/L)의 제2 방향(y 방향) 폭이 80㎛로 감소하며, 반도체 칩(100)의 제2 방향(y 방향)의 폭은 그대로라고 하자.
기존의 반도체 칩의 경우 하나의 풀-샷에 30,000/(1000+100) ≒ 27.3개의 반도체 칩이 배치될 수 있다. 그에 반해, 공정용 패턴이 형성된 반도체 칩의 경우, 하나의 풀-샷에 30,000/(1000+80) = 27.7 개로 반도체 칩이 배치될 수 있다. 하나의 풀-샷만을 고려하면 개수의 증가는 거의 없는 것으로 보이지만, 웨이퍼 전체를 고려하면 몇 개의 반도체 칩의 증가에 해당할 수 있다. 즉, 스크라이브 레인(S/L)의 폭의 감소에 의해, 반도체 칩과 스크라이브 레인(S/L) 한 쌍당 제2 방향(y 방향)의 폭은 20㎛씩 감소하여, 한 쌍의 제2 방향(y 방향) 폭은 1080㎛이다. 따라서, 간단히 계산해 보면, 1080/20 = 54개당 하나 꼴로 반도체 칩이 더 배치될 수 있다. 따라서, 만약 기존 반도체 칩이 웨이퍼 내에 100개 정도 제2 방향(y 방향)으로 배치된다고 하면, 공정용 패턴이 형성된 반도체 칩의 경우는 제2 방향(y 방향)으로 약 2개의 반도체 칩이 더 배치될 수 있다.
본 실시예의 반도체 칩(100)에서 공정용 패턴(130)은 포토리소그라피 공정에서 사용되는 정렬 키에 해당할 수 있다. 도 4는 그러한 정렬 키의 구조를 좀더 상세히 보여준다. 도시된 바와 같이 공정용 패턴(130)은 다수의 막대 형태의 메탈층들(132)이 소정 간격으로 제1 방향(x 방향)으로 배치되는 구조를 가질 수 있다. 메탈층들(132) 각각은 제1 방향(x 방향)으로 제3 폭(W3)을 가지며, 제2 방향(y 방향)으로 제2 폭(W2)을 가질 수 있다. 메탈층(132)의 제2 방향(y 방향)의 폭이 공정용 패턴(130)의 제2 방향(y 방향)의 폭, 즉 제2 폭(W2)에 해당할 수 있다. 또한, 다수의 메탈층들(132)의 제1 방향(x 방향)의 폭들과 간격들의 합이 공정용 패턴(130)의 제1 방향(x 방향)의 길이, 즉 제2 길이(L2)에 해당할 수 있다.
한편, 정렬 키에 해당하는 공정용 패턴(130)은 포토 장비에 종속되어 포토 장비의 교체 없이는 사이즈를 줄일 수 없을 수 있다. 따라서, 만약, 그러한 공정용 패턴(130)이 스크라이브 레인(S/L)에 배치되는 경우에는, 공정용 패턴(130)이 스크라이브 레인(S/L) 폭 감소의 버틀넥으로 작용할 수 있다. 그에 반해, 본 실시예의 반도체 칩(100)은 공정용 패턴(130)이 반도체 칩(100)에 배치됨으로써, 공정용 패턴(130)에 제한되지 않고 스크라이브 레인(S/L)의 폭을 감소시킬 수 있다. 따라서, 반도체 칩의 사이즈를 증가시키거나 반도체 칩의 개수를 증가시킬 수 있다. 물론, 본 실시예의 반도체 칩(100)에 형성되는 공정용 패턴(130)이 포토리소그라피 공정에서 사용되는 정렬 키에 한정되는 것은 아니다.
도 6 내지 도 8b는 본 발명의 일 실시예 따른 반도체 칩에 대한 부분 평면도들이고, 도 7b는 도 7a의 A 부분을 확대하여 보여주는 평면도다. 도 1 내지 도 5의 설명 부분에서 이미 설명한 내용은 간단히 설명하거나 생략한다.
도 6을 참조하면, 본 실시예의 반도체 칩(100a)은 공정용 패턴(130a)의 위치에서, 도 3의 반도체 칩(100)과 다를 수 있다. 즉, 도 3의 반도체 칩(100)의 경우, 공정용 패턴(130)이 제1 단면(Es1)에 배치되되, 제1 장변(El1)과 제2 장변(El2) 사이의 중간 부분에 위치할 수 있다. 그에 반해, 본 실시예의 반도체 칩(100a)에서는, 공정용 패턴(130a)이 제2 장변(El2)에 인접하여 제1 단면(Es1)에 위치할 수 있다. 물론, 반대로 공정용 패턴(130a)은 제1 장변(El1)에 인접하여 제1 단면(Es1)에 위치할 수 있다. 결론적으로, 공정용 패턴(130a)은 반도체 칩(100a)의 제1 단면(Es1)의 어느 위치에도 배치될 수 있다. 또한, 제2 단면(도 3의 Es2 참조)의 어느 위치에도 배치될 수 있다.
한편, 도 3 또는 도 6에서, 공정용 패턴(130, 130a)이 제1 단면(Es1)에 접하여 배치되고 있지만, 경우에 따라 제1 단면(Es1)에서 약간 이격되어 배치될 수도 있다. 이와 같이, 공정용 패턴(130, 130a)이 제1 단면(Es1)에서 이격되어 배치되는 경우에, 소잉 공정에서 공정용 패턴((130, 130a)의 메탈층이 들어 올려지는 버(burr) 현상이 방지될 수 있다.
도 7a 및 도 7b를 참조하면, 본 실시예의 반도체 칩(100b)은 공정용 패턴(130b)의 위치 및 사이즈에서, 도 3의 반도체 칩(100)과 다를 수 있다. 구체적으로 설명하면, 본 실시예의 반도체 칩(100b)에서, 공정용 패턴(130b)은 반도체 칩(100b)의 단면이 아닌 장변에 배치될 수 있다. 예컨대, 공정용 패턴(130b)은 반도체 칩(100b)의 제1 장변(El1)의 중심 부분에 배치될 수 있다. 물론, 공정용 패턴(130b)은 반도체 칩(100b)의 제2 장변(El2)의 중심 부분에 배치될 수도 있다. 여기서, 제2 방향(y 방향)으로 반도체 칩(100b)을 가르는 일점 쇄선(CL)은 반도체 칩(100b)의 중심 라인에 해당할 수 있다.
한편, 본 실시예의 반도체 칩(100b)에서, 공정용 패턴(130b)은 도 3의 반도체 칩(100)의 공정용 패턴(130)보다 사이즈가 작을 수 있다. 예컨대, 공정용 패턴(130b)의 제1 방향(x 방향)의 길이는 도 3의 반도체 칩(100)의 공정용 패턴(130)의 길이와 같은 제2 길이(L2)를 가질 수 있다. 그러나 공정용 패턴(130b)의 제2 방향(y 방향)의 폭은 도 3의 반도체 칩(100)의 공정용 패턴(130)의 폭보다 작은 제5 폭(W5)을 가질 수 있다.
공정용 패턴(130b)의 제5 폭(W5)은 스크라이브 레인(S/L)의 제2 방향(y 방향)으로의 감소 폭에 해당할 수 있다. 예컨대, 만약 본 실시예의 반도체 칩(100b)이 형성되면서, 스크라이브 레인(S/L)의 제2 방향(y 방향)의 폭이 20㎛ 정도 감소한 경우에, 공정용 패턴(130b)의 제5 폭(W5)은 20㎛에 해당할 수 있다.
본 실시예의 반도체 칩(100b)에서, 공정용 패턴(130b)의 사이즈가 작은 이유는, 정렬 키와 같은 전체 공정용 패턴이 스크라이브 레인(S/L)과 반도체 칩(100b)에 함께 형성되고, 소잉 공정에서 스크라이브 레인(S/L) 부분의 공정용 패턴 부분이 제거됨에 따라, 반도체 칩(100b)의 부분에 전체 공정용 패턴 중 일부가 남기 때문이다. 공정용 패턴(130b)의 사이즈 관련해서는 도 9a의 설명 부분에서 좀더 상세히 설명한다.
도 7c를 참조하면, 본 실시예의 반도체 칩(100c)은 공정용 패턴(130c)이 장변에 배치된다는 점에서, 도 7a의 반도체 칩(100b)과 유사할 수 있다. 그러나 본 실시예의 반도체 칩(100c)은 공정용 패턴(130c)이 반도체 칩(100c)의 중심 부분이 아닌 단면 쪽으로 치우쳐 배치된다는 점에서, 도 7a의 반도체 칩(100b)과 다를 수 있다. 예컨대, 본 실시예의 반도체 칩(100c)에서, 공정용 패턴(130c)은 제1 단변(Es1)에 인접하여 제1 장변(El1)에 배치될 수 있다. 물론, 공정용 패턴(130c)은 제2 단변(도 3의 Es2)에 인접하여 제1 장변(El1)에 배치될 수도 있다. 한편, 본 실시예의 반도체 칩(100c)의 공정용 패턴(130c)의 사이즈는 도 7a의 반도체 칩(100b)에 대한 설명 부분에서 설명한 바와 같다.
도 8a를 참조하면, 본 실시예의 반도체 칩(100d)은 공정용 패턴(130d)이 장변에 배치된다는 점에서, 도 7a의 반도체 칩(100b)과 유사할 수 있다. 그러나 본 실시예의 반도체 칩(100d)은 공정용 패턴(130d)이 반도체 칩(100d)의 제1 장변(El1)과 제2 장변(El2)에 각각에 배치된다는 점에서, 도 7a의 반도체 칩(100b)과 다를 수 있다. 또한, 공정용 패턴(130d)의 사이즈는 도 7a의 반도체 칩(100b)의 공정용 패턴(130b)보다 작을 수 있다.
좀더 구체적으로 설명하면, 본 실시예의 반도체 칩(100d)에서, 하부 공정용 패턴(130d1)은 반도체 칩(100d)의 제1 장변(El1)의 중심 부분에 배치되고, 상부 공정용 패턴(130d2)은 반도체 칩(100d)의 제2 장변(El2)의 중심 부분에 될 수 있다. 하부 및 상부 공정용 패턴(130d1, 130d2) 각각의 제1 방향(x 방향) 길이는 도 7a의 반도체 칩(100b)의 공정용 패턴(130b)의 길이와 같은 제2 길이(L2)를 가질 수 있다. 한편, 하부 및 상부 공정용 패턴(130d1, 130d2) 각각의 제2 방향(y 방향) 폭은 도 7a의 반도체 칩(100b)의 공정용 패턴(130b)의 제5 폭(W5)보다 작은 제6 폭(W6)을 가질 수 있다.
하부 및 상부 공정용 패턴(130d1, 130d2) 각각의 제6 폭(W6)은 스크라이브 레인(S/L)의 제2 방향(y 방향)으로의 감소 폭의 1/2에 해당할 수 있다. 예컨대, 만약 본 실시예의 반도체 칩(100d)이 형성되면서, 스크라이브 레인(S/L)의 제2 방향(y 방향)의 폭이 20㎛ 정도 감소한 경우에, 하부 및 상부 공정용 패턴(130d1, 130d2) 각각의 제6 폭(W6)은 10㎛에 해당할 수 있다.
본 실시예의 반도체 칩(100b)에서, 하부 및 상부 공정용 패턴(130d1, 130d2)의 사이즈가 도 7a의 반도체 칩(100b)의 공정용 패턴(130b)의 사이즈보다 더 작은 이유는, 전체 공정용 패턴이 스크라이브 레인(S/L)과 스크라이브 레인(S/L)에 인접하는 2개의 반도체 칩(100d)에 함께 형성되고, 소잉 공정에서 스크라이브 레인(S/L) 부분의 공정용 패턴 부분이 제거됨에 따라, 2개의 반도체 칩(100d)의 부분에 전체 공정용 패턴 중 일부가 남기 때문이다. 덧붙여, 전체 공정용 패턴이 2개의 반도체 칩들(100d) 사이의 스크라이브 레인(S/L)과 2개의 반도체 칩들(100d)에 형성된다고 할 때, 풀-샷 내에서 최상부의 칩 및 최하부의 칩 중 적어도 하나에 인접하는 스크라이브 레인(S/L)에는 공정용 패턴이 형성되지 않을 수 있다. 그에 따라, 최상부의 칩 및 최하부의 칩 중 적어도 하나에는 하부 및 상부 공정용 패턴(130d1, 130d2) 중 하나만이 형성될 수도 있다.
한편, 본 실시예의 반도체 칩(100d)에서, 하부 공정용 패턴(130d1)과 상부 공정용 패턴(1302)의 제2 방향(y 방향)의 폭이 동일하지만, 하부 공정용 패턴(130d1)과 상부 공정용 패턴(1302)의 제2 방향(y 방향)의 폭이 그에 한정되는 것은 아니다. 예컨대, 본 실시예의 반도체 칩(100d)에서, 하부 공정용 패턴(130d1)과 상부 공정용 패턴(1302)의 제2 방향(y 방향)의 폭이 서로 다를 수 있다. 하부 공정용 패턴(130d1)과 상부 공정용 패턴(1302)의 제2 방향(y 방향) 폭이 서로 다를 경우, 하부 공정용 패턴(130d1)과 상부 공정용 패턴(130d2)의 제2 방향(y 방향) 폭의 합이 스크라이브 레인(S/L)의 제2 방향(y 방향)으로의 감소 폭에 해당할 수 있다.
하부 및 상부 공정용 패턴(130d1, 130d2)의 사이즈 관련해서는 도 9b의 설명 부분에서 좀더 상세히 설명한다.
도 8b를 참조하면, 본 실시예의 반도체 칩(100e)은 공정용 패턴(130e)이 제1 장변(El1)과 제2 장변(El2) 각각에 배치된다는 점에서, 도 8a의 반도체 칩(100d)과 유사할 수 있다. 그러나 본 실시예의 반도체 칩(100e)은 공정용 패턴(130e)이 반도체 칩(100c)의 중심 부분이 아닌 단면 쪽으로 치우쳐 배치된다는 점에서, 도 8a의 반도체 칩(100d)과 다를 수 있다. 예컨대, 본 실시예의 반도체 칩(100e)에서, 하부 및 상부 공정용 패턴(130e1, 130e2)은 제1 단변(Es1)에 인접하여 제1 장변(El1)과 제2 장변(El2)에 배치될 수 있다. 물론, 하부 및 상부 공정용 패턴(130e1, 130e2)은 제2 단변(도 3의 Es2 참조)에 인접하여 제1 장변(El1)과 제2 장변(El2)에 배치될 수도 있다. 한편, 본 실시예의 반도체 칩(100e)의 공정용 패턴(130e)의 사이즈는 도 8a의 반도체 칩(100d)에 대한 설명 부분에서 설명한 바와 같다.
도 9a 및 도 9b는 각각 도 7a 및 도 8a의 반도체 칩이 웨이퍼로부터 분리되기 전의 상태를 부분적으로 보여주는 평면도이다.
도 9a를 참조하면, 도시된 바와 같이 2개의 반도체 칩들(100b-1, 100b-2)이 스크라이브 레인(S/L)을 사이에 두고 배치될 수 있다. 여기서, 점선이 기존 스크라이브 레인(S/L)과 반도체 칩들의 경계를 나타내고, 실선이 폭이 감소한 스크라이브 레인(S/L)과 반도체 칩들(100-1, 100-2)의 경계를 나타낼 수 있다.
전술한 바와 같이, 정렬 키 등과 같은 전체 공정용 패턴((Ak1, Ak2)은 스크라이브 레인(S/L)과 스크라이브 레인(S/L)에 인접하는 2개의 반도체 칩(100b-1, 100b-2) 중 어느 하나에 함께 형성될 수 있다. 예컨대, 제1 전체 공정용 패턴(Ak1)은 스크라이브 레인(S/L)과 스크라이브 레인(S/L)에 인접하는 제1 반도체 칩(100b-1)에 함께 형성될 수 있다. 이와 같이, 제1 전체 공정용 패턴(Ak1)이 배치된 후, 소잉 공정에서 스크라이브 레인(S/L)이 제거됨에 따라, 제1 반도체 칩(100b-1)에 제1 공정용 패턴(130b-1)이 형성될 수 있다. 따라서, 제1 공정용 패턴(130b-1)의 제2 방향(y 방향)의 폭은 스크라이브 레인(S/L)의 제2 방향(y 방향)으로 감소한 폭에 해당할 수 있다. 즉, 기존 스크라이브 레인(S/L)의 제4 폭(W4')에서, 감소한 스크라이브 레인(S/L)의 제4 폭(W4)을 뺀 값이 제1 공정용 패턴(130b-1)의 제5 폭(도 7b의 W5 참조)에 해당할 수 있다.
한편, 기존 반도체 칩과 스크라이브 레인(S/L)의 사이즈가 도 5의 설명 부분에서와 같다고 하고, 감소한 스크라이브 레인(S/L)의 제4 폭(W)이 80㎛라고 가정하자. 그러한 경우, 제1 반도체 칩(100b-1)에 형성된 제1 공정용 패턴(130b-1)의 제5 폭(도 7b의 W5 참조)은 20㎛에 해당할 수 있다. 이제 제1 반도체 칩(100b-1)의 증가한 면적을 계산해 보면, 제1 반도체 칩(100b-1)의 면적은 제2 방향(y 방향)으로 20㎛ 만큼 증가하고 제1 공정용 패턴(130b-1)의 사이즈만큼 감소할 수 있다. 즉, 제1 반도체 칩(100b-1)은 20*30,000 - 20*1,000 ≒ 600,000 정도 면적이 증가할 수 있다. 이는 기존 반도체 칩의 면적의 2% 정도의 증가에 해당할 수 있다.
웨이퍼 내의 반도체 칩의 개수 증가와 관련하여 계산해 보면, 도 3 내지 도 5의 설명 부분에서 설명한 바와 같이, 본 실시예의 반도체 칩(100b)을 형성함으로써, 웨이퍼에 몇 개의 반도체 칩들(100b)이 더 배치될 수 있다. 참고로, 반도체 칩의 개수 증가 관련해서는 반도체 칩(100b)의 사이즈는 그대로이고 스크라이브 레인(S/L)의 폭만이 줄어드는 것으로 계산하므로, 도 3의 반도체 칩(100)과 도 7a의 반도체 칩(100b)에 대한 계산 결과는 실질적으로 동일할 수 있다.
도 9b를 참조하면, 도시된 바와 같이 2개의 반도체 칩들(100d-1, 100d-2)이 스크라이브 레인(S/L)을 사이에 두고 배치될 수 있다. 여기서, 점선이 기존 스크라이브 레인(S/L)과 반도체 칩들의 경계를 나타내고 실선이 폭이 감소한 스크라이브 레인(S/L)과 반도체 칩들(100d-1, 100d-2)의 경계를 나타낼 수 있다.
전술한 바와 같이, 정렬 키 등과 같은 전체 공정용 패턴(Ak1, Ak2, Ak3)은 스크라이브 레인(S/L)과 스크라이브 레인(S/L)에 인접하는 2개의 반도체 칩(100d-1, 100d-2)에 함께 형성될 수 있다. 예컨대, 제1 전체 공정용 패턴(Ak1)은 스크라이브 레인(S/L)과 스크라이브 레인(S/L)에 인접하는 제1 반도체 칩(100d-1) 및 제2 반도체 칩(100d-2)에 함께 형성될 수 있다. 이와 같이, 제1 전체 공정용 패턴(Ak1)이 배치된 후, 소잉 공정에서 스크라이브 레인(S/L)이 제거됨에 따라, 제1 반도체 칩(100d-1)의 제1 장변(El1)에 제1 하부 공정용 패턴(130d1-1)이 형성되고, 제2 반도체 칩(100d-2)의 제2 장변(El2)에 제2 상부 공정용 패턴(130d2-2)이 형성될 수 있다.
한편, 제1 반도체 칩(100d-1)과 상부 쪽의 다른 반도체 칩 사이에 형성되는 전체 공정용 패턴(Ak3)을 고려하면, 제1 반도체 칩(100d-1)의 제2 장변(El2)에 제1 상부 공정용 패턴(130d2-1)이 형성됨을 알 수 있다. 또한, 제2 반도체 칩(100d-2)과 하부 쪽의 다른 반도체 칩 사이에 형성되는 전체 공정용 패턴(Ak2)을 고려하면, 제2 반도체 칩(100d-2)의 제1 장변(El1)에 제2 하부 공정용 패턴(130d1-2)이 형성됨을 알 수 있다. 따라서, 제1 반도체 칩(100d-1)의 하부 공정용 패턴(130d1-1)과 상부 공정용 패턴(130d2-1)의 제2 방향(y 방향)의 폭은 각각 스크라이브 레인(S/L)의 제2 방향(y 방향)으로 감소한 폭의 1/2에 해당할 수 있다.
도 8a의 설명 부분에서 설명한 바와 같이 본 실시예의 반도체 칩들(100d-1, 100d-2)에서, 하부 공정용 패턴(130d1-1, 130d1-2)과 상부 공정용 패턴(130d2-1, 130d2-2)의 제2 방향(y 방향) 폭이 다르게 형성될 수 있다. 예컨대, 하부 공정용 패턴(130d1-1, 130d1-2)의 제2 방향(y 방향) 폭은 스크라이브 레인(S/L)의 제2 방향(y 방향)으로 감소한 폭의 1/3에 해당하고, 상부 공정용 패턴(130d2-1, 130d2-2)의 제2 방향(y 방향) 폭은 스크라이브 레인(S/L)의 제2 방향(y 방향)으로 감소한 폭의 2/3에 해당하도록 형성될 수 있다. 한편, 하부 공정용 패턴(130d1-1, 130d1-2)과 상부 공정용 패턴(130d2-1, 130d2-2)의 제2 방향(y 방향) 폭이 다르게 형성되는 경우에도, 하부 공정용 패턴(130d1-1, 130d1-2)과 상부 공정용 패턴(130d2-1, 130d2-2)의 제2 방향(y 방향) 폭의 합은 스크라이브 레인(S/L)의 제2 방향(y 방향)으로 감소한 폭과 동일할 수 있다.
한편, 반도체 칩의 사이즈 증가와 관련하여, 본 실시예의 반도체 칩(100d)의 제2 방향(y 방향) 폭의 증가와 공정용 패턴(130d1, 130d2)의 사이즈, 그리고 스크라이브 레인(S/L)의 폭 감소는 제 7a의 반도체 칩(100b)과 실질적으로 동일하다. 따라서, 본 실시예의 반도체 칩(100d)의 사이즈는 증가는 도 7a의 반도체 칩(100b)의 사이즈 증가와 실질적으로 동일할 수 있다. 또한, 도 9a의 설명 부분에서 설명한 바와 같이, 본 실시예의 반도체 칩(100d)의 웨이퍼 내의 개수 증가는, 도 3 또는 도 7a의 반도체 칩(100, 100b)과 실질적으로 동일할 수 있다.
도 10은 본 발명의 일 실시예에 따른 반도체 칩들을 포함한 풀-샷에 대응하는 평면도이고, 도 11은 도 10의 풀-샷 내에 포함된 공정 패턴들에 대한 평면도들이다.
도 10 및 도 11을 참조하면, 도시된 바와 같이 하나의 풀-샷에는 본 실시예의 반도체 칩들(100)이 다수 개 배치되고, 또한 스크라이브 레인(S/L)에는 다양한 공정 패턴들이 배치될 수 있다. 먼저, 본 실시예의 반도체 칩(100)에는 앞서 도 3 내지 도 5 부분에서 전술한 바와 같이 공정용 패턴(130)이 반도체 칩(100)의 단변에 배치될 수 있다. 공정용 패턴(130)은 예컨대 포토리소그라피 공정에 이용되는 정렬 키일 수 있다.
한편, 정렬 키 이외에, 스크라이브 레인(S/L)에 배치된 공정 패턴들은 (a)에 예시된 다른 종류의 정렬 키, (b)에 예시된 TEG(Test Element Group), (c)에 예시된 오버레이 키(overlay key), (d)에 예시된 BEOS(Back End Of Site), (e)에 예시된 OS(Oxide Site), 및 (f)에 예시된 OCD(Optical CD) 등이 있을 수 있다. 여기서 (a)의 정렬 키는 앞서 공정용 패턴(130)과는 다른 포토 장비를 이용하는 정렬 키이고, (b)의 TEG는 반도체 소자의 제조 공정 및 완성된 반도체 소자의 특성을 테스트하기 위한 패턴이며, (c)의 오버레이 키는 이전 공정에서 형성된 레이어와 현재 공정에서 형성된 레이어의 정렬 상태를 측정하기 위한 패턴일 수 있다. 또한, (d)의 BEOS는 CMP 공정 후 최상부층의 두께를 측정하기 위한 패턴이고, (e)의 OS는 BEOS와 유사하게 최외곽 층의 두께를 측정하기 위한 패턴으로, 경우에 따라 BEOS가 OS를 대체할 수도 있다. 한편, (f)의 OCD는 광학적 방법으로 CD나 내부 쪽의 두께를 측정하기 위한 패턴이고, 도시하지는 않았지만 조금 복잡한 형태의 CD 키가 스크라이브 레인에 배치되어 CD 측정에 이용될 수 있다.
지금까지, 공정용 패턴(130)을 비롯하여 (a) 내지 (f)의 공정 패턴들에 대해 간단히 설명했는데, 스크라이브 레인(S/L)에 배치되는 공정 패턴들이 상기 패턴들에 한정되는 것은 아니다. 예컨대, 반도체 공정이 고집적화 및 다양화되면서 보다 다양한 공정 패턴들이 스크라이브 레인(S/L)에 배치될 수 있다. 또한, (a) 내지 (f)의 각각의 공정 패턴의 형태는 하나의 예시일 뿐이다. 따라서, (a) 내지 (f)의 각각의 공정 패턴은 도시된 형태와 다른 형태를 가질 수 있음은 물론이다.
한편, 정렬 키에 해당하는 공정용 패턴(130)만이 반도체 칩(100)에 형성되는 것으로 예시하고 있지만, 반도체 칩(100)에 형성되는 공정용 패턴(130)이 정렬 키에 한정되는 것은 아니다. 예컨대, 사이즈가 크고 그에 따라 스크라이브 레인(S/L)의 폭 감소에 제약조건으로 작용할 수 있는 다른 공정 패턴들의 경우도 반도체 칩(100)에 형성될 수 있다. 또한, 다른 공정 패턴들이 반도체 칩에 형성되는 경우에, 도 3의 반도체 칩(100)에서의 배치구조에 한정되지 않고, 도 6 내지 도 8b의 반도체 칩(100a ~ 100e)에서 예시된 배치구조로 다른 공정 패턴들이 배치될 수 있다.
덧붙여, (a)의 정렬 키를 제외하고 (b) 내지 (f) 등의 다른 공정 패턴들의 사이즈는 사용자에 의해 임으로 조절가능할 수 있다. 따라서, 그러한 공정 패턴들의 경우는 반도체 칩에 배치하기보다는, 스크라이브 레인(S/L)의 폭의 감소에 따라 사이즈를 줄이는 방법을 채택할 수도 있다.
도 12a는 각각 본 발명의 일 실시예에 따른 반도체 칩들을 포함한 풀-샷에 대응하는 평면도이고, 도 12b는 하나의 반도체 칩을 확대하여 보여주는 평면도이며, 도 12c는 웨이퍼로부터 분리되기 전의 반도체 칩들을 보여주는 평면도로서, 도 12b와 다른 실시예를 보여준다.
도 12a 내지 도 12c를 참조하면, 도시된 바와 같이, 하나의 풀-샷에는 다수의 반도체 칩들(100f)이 포함될 수 있다. 다만, 본 실시예의 반도체 칩(100f)은 앞서 실시예들과 달리 어느 정도 정사각형에 가까운 일반 직사각형 형태를 가질 수 있다. 이러한 본 실시예의 반도체 칩(100f)은 DDI가 아니라 일반적인 메모리 칩, 또들 DDI를 제외한 비메모리 칩들일 수 있다. 도시된 바와 같이 일반 직사각형 형태의 반도체 칩(100f)의 경우, DDI와 달리 하나의 풀-샷 내에 제1 방향(x 방향)으로도 여러 개가 포함될 수 있고, 그에 따라, 하나의 풀-샷에 포함되는 반도체 칩이 DDI에 비해 몇 배 증가할 수 있다.
한편, 풀-샷의 사이즈가 어느 정도 일정하다고 가정하면, 하나의 풀-샷에 더 많은 반도체 칩들(100f)이 포함되므로, 본 실시예의 반도체 칩(100f)이 도 3의 반도체 칩(100)보다는 사이즈가 작을 수 있다. 물론, 본 실시예의 반도체 칩(100f)에 적용되는 풀-샷의 사이즈와 도 3의 반도체 칩(100)에 적용되는 풀-샷의 사이즈가 다를 수도 있다.
도 12b에 도시된 바와 같이, 본 실시예의 반도체 칩(100f)은 공정용 패턴(130f)을 포함할 수 있다. 예컨대, 본 실시예의 반도체 칩(100f)에는 도 8a의 반도체 칩(100d)과 유사하게 제1 장변(El1)과 제2 장변(El2)에 하부 및 상부 공정용 패턴(130f1, 130f2)이 배치될 수 있다. 물론, 공정용 패턴의 배치 구조가 이에 한정되는 것은 아니다. 예컨대, 도 3 이나 도 7a의 반도체 칩(100, 100b)과 같이 공정용 패턴이 어느 하나의 변에 하나만 배치될 수도 있다. 다만, 본 실시예의 반도체 칩(100f)의 사이즈가 작다는 것을 고려하여, 반도체 칩의 기능에 영향을 미치지 않는 범위 내에서 공정용 패턴의 배치 구조가 적절히 선택될 수 있다.
한편, 도 12c에 도시된 바와 같이, 공정용 패턴들이 공정용 반도체 칩(100f-k)에만 모두 포함되도록 형성되고, 다른 일반 반도체 칩(100f-u)에는 별도의 공정용 패턴이 형성되지 않을 수 있다. 예컨대, 스크라이브 레인(S/L)의 폭의 감소에 제약이 되는 모든 공정 패턴들을 공정용 반도체 칩(100f-k) 하나에 집중하여 형성하여 반도체 공정을 진행할 수 있다. 한편, 공정용 반도체 칩(100f-k)은 반도체 공정이 끝난 후, 소잉 공정을 통해 반도체 칩을 개별화할 때 폐기될 수 있다.
이와 같이, 특정 하나의 반도체 칩, 즉 공정용 반도체 칩(100f-k)에 모든 공정용 패턴을 형성하고 후에 폐기처분해도, 공정용 반도체 칩(100f-k)의 사이즈가 매우 작기 때문에 크게 문제가 되지 않을 수 있다. 반면에, 도 3의 반도체 칩(100)의 경우 사이즈가 크기 때문에 하나의 반도체 칩(100)에 모든 공정용 패턴을 형성하는 것은 생산성 측면에서 불리할 수 있다. 덧붙여, 경우에 따라, 공정용 반도체 칩(100f-k)은 하나가 아니라 두 개가 이용될 수도 있다.
도 13a 내지 도 13c는 본 발명의 일 실시예에 따른 반도체 칩에 포함된 공정용 패턴에 대한 평면도 및 단면도들로서, 도 13b는 도 13a의 I-I' 부분을 절단하여 보여주는 단면도이고, 도 13c는 소잉 공정 후의 단면도이다.
도 13a 내지 도 13c를 참조하면, 본 실시예에 따른 반도체 칩(100d)은 전체 공정용 패턴 중 일부를 공정용 패턴(130d)으로 포함할 수 있고, 도 13a는 그러한 반도체 칩(100d)이 웨이퍼로부터 분리되기 전의 스크라이브 레인(L/S) 부분과 스크라이브 레인(L/S)의 인접한 반도체 칩(100d)의 일부를 보여주고 있다. 전체 공정용 패턴은 예컨대 정렬 키일 수 있고, 도 4에서 도시한 바와 같이 다수의 메탈층들(132) 소정 간격으로 배치되어 구성될 수 있다. 한편, 메탈층들(132) 각각은 적어도 2개 이상의 층으로 형성될 수 있고, 메탈층들(132)의 층수는 정렬의 요구되는 층들의 개수에 따라 달라질 수 있다. 예컨대, M1 내지 M4의 배선 메탈층이 형성되는데 정렬 키가 이용되는 경우에, 메탈층들(132)은 4개 층을 가질 수 있다. 여기서, '140'는 반도체 칩(100d)의 전극 패드(도 3의 120) 상에 범프로 형성된 연결 단자일 수 있다.
한편, 오른쪽의 직사각형 점선으로 표시된 제1 전체 공정용 패턴(Akt)에서 메탈층들(132)은 최상부 메탈층(132t)을 포함하고, 왼쪽의 직사각형 점선으로 표시된 제2 전체 공정용 패턴(Aku)에서, 메탈층들(132')은 최상부 메탈층이 생략되어 그 아래의 하부 메탈층(132u)까지만 포함할 수 있다. 도 13b에서, 오른쪽 제1 전체 공정용 패턴(Akt)에서는 메탈층들(132)이 최상부 메탈층(132t)을 포함하고, 왼쪽 제2 전체 공정용 패턴(Aku)에서는 메탈층들(132')이 하부 메탈층(132u)까지만 포함하고 있음을 확인할 수 있다. 한편, 도 13b 및 도 13c에서, '101'은 실리콘 기판, '103'은 층간 절연막으로서 산화막일 수 있다.
도 13c은 소잉 공정 후, 메탈층들(132)이 잘린 부분에 버(burr)가 발생한 것을 보여주고 있는데, 오른쪽 제1 전체 공정용 패턴(Akt)에서 높은 버(B)가 나타나고 왼쪽 제2 전체 공정용 패턴(Aku)에서는 비교적 낮은 버(B')가 나타남을 확인할 수 있다. 다시 말해서, 오른쪽 제1 전체 공정용 패턴(Akt)에서는 최상부 메탈층(132t)의 존재로 소잉 공정 후 메탈층이 들뜨는 현상인 버가 높게 나쁜 상태로 나타나는 반면, 제2 전체 공정용 패턴(Aku)에서는 최상부 메탈층이 존재하지 않기 때문에 소잉 공정 후 버가 낮게 양호한 상태로 나타날 수 있다.
한편, 본 실시예의 반도체 칩들(100, 100a ~ 100f)의 경우, 최상부에 형성되는 전극 패드(도 3의 120 참조)는 정렬 키 없이 형성될 수 있다. 따라서, 반도체 칩들(100, 100a ~ 100f)에 포함되는 공정용 패턴(130, 130a ~ 130e)의 최상부 메탈층(132t)이 생략될 수 있다. 이와 같이 최상부 메탈층(132t)이 생략됨으로써, 공정용 패턴(130, 130a ~ 130e)으로부터의 버 발생을 최소화할 수 있다. 다만, 반도체 칩의 종류에 따라 전극 패드가 정렬 키를 이용하여 형성되는 경우도 있다. 그러한 경우에는 공정용 패턴(130, 130a ~ 130e)의 최상부 메탈층은 생략될 수 없다. 따라서, 공정용 패턴(130, 130a ~ 130e)의 최상부 메탈층(132t)을 하부 메탈층(132u)보다 작게 형성함으로써, 소잉 공정에서 블레이드와의 접촉을 최소화하여 버의 발생을 최소화하는 방법을 채용할 수 있다.
한편, 버는 후속 공정인 반도체 칩(100)의 실장 공정에서, 금 범프의 높이가 낮아질 경우 테이프 배선 기판(도 15a의 200)의 배선 패턴(210, 220)과 쇼트(short)을 야기할 수 있다. 따라서, 버는 반도체 칩(100)의 실장 공정에서 신뢰성 문제를 야기하고, 또한 일정 수준 이하로 금 범프의 높이를 낮출 수 없도록 하는 제약으로 작용할 수 있다.
도 14는 본 발명의 일 실시예에 따른 반도체 칩에서, 공정용 패턴의 최상부 메탈층을 생략한 효과를 보여주는 그래프로서, OS 패턴과 정렬 키(AK) 각각 30개 이상에 대하여 버를 측정한 데이터이다. 여기서, x축은 OS 패턴과 정렬 키(AK)에 대하여 최상부 메탈층을 생략하지 않은 경우(NDel)와 생략한 경우(Del)를 의미하고, y축은 OS 패턴과 정렬 키(AK) 각각에서 발생한 버의 높이를 나타내고 단위는 ㎛일 수 있다.
도 14를 참조하면, 먼저 OS 패턴의 경우, 최상부 메탈층을 생략하지 않은 경우에 버는 평균 3㎛ 이상으로 높게 나타나는 반면, 최상부 메탈층을 생략한 경우는 거의 1.5㎛ 수준으로 매우 낮게 나타남을 확인할 수 있다. 또한, 산포 역시 최상부 메탈층의 생략 전에는 크게 나타나나 생략한 후에는 감소하여 작게 나타남을 확인할 수 있다.
다음, 정렬 키(AK)의 경우, 최상부 메탈층을 생략하지 않은 경우에 버는 평균 2㎛ 정도로 나타나는 반면, 최상부 메탈층을 생략한 경우는 1.6㎛ 수준으로 낮게 나타나 역시 버의 높이가 감소함을 확인할 수 있다. 또한, OS와 마찬가지로 산포 역시 최상부 메탈층의 생략 전에는 크게 나타나고 생략 후에는 작게 나타남을 알 수 있다.
한편, 그래프를 통해 알 수 있듯이 OS 패턴이 정렬 키(AK)보다 최상부 메탈층의 생략 효과가 더 클 수 있다. 그 이유는, 정렬 키(AK)는 도 4에서와 같이 미세한 다수의 메탈층의 조합으로 이루어지나, OS 패턴의 경우, 도 11의 (e)에서 볼 수 있듯이 원-바디 형태로 크게 형성될 수 있다. 따라서, OS 패턴은 소잉 공정에서 블레이드와 접촉 면적이 크고 또한 버의 발생이 극심할 수 있으며, 그러한 구조적 특징 때문에 최상부 메탈층의 생략 효과가 더 클 수 있다.
참고로, 본 그래프는 박스플롯(boxplot) 그래프로서, 네모 박스의 중심선이 평균을 의미하고, 박스의 높이가 산포를 의미하며, 위아래 직선 끝 부분이 최대값과 최소값을 의미할 수 있다.
결론적으로, 도 14의 그래프를 통해, 최상부 메탈층을 생략함으로써 버의 발생 분포 및 발생 높이를 낮출 수 있음을 알 수 있다. 따라서, 본 실시예의 반도체 칩들(100, 100a ~ 100f)에 포함되는 공정용 패턴들(130, 130a ~ 130f)의 경우에도 최상부 메탈층(도 13a 내지 13c의 132t)을 생략함으로써, 버의 발생 분포 및 발생 높이를 낮출 수 있다. 다만, 전술한 바와 같이 최상부 메탈층을 생략할 수 없는 경우에는 일부분에만 작게 형성함으로써, 버 발생을 최소화할 수도 있다.
한편, OS 패턴과 정렬 키(Ak)에 대한 데이터로 설명하였지만, 최상부 메탈층 생략에 의한 버의 발생 분포 및 발생 높이를 감소시키는 방법은 모든 공정 패턴들에 적용할 수 있다. 예컨대, 스크라이브 레인(S/L)에 배치되거나, 또는 반도체 칩과 스크라이브 레인(S/L)에 걸쳐서 배치되고, 소잉 공정에 의해 잘리는 메탈층을 포함하는 공정 패턴들의 경우, 최상부 메탈층의 생략을 통해 버의 발생 분포 및 발생 높이를 최소화시킬 수 있다. 물론, 최상부 메탈층의 생략이 불가능한 경우에는 그 사이즈를 작게 형성하는 방법을 적용할 수 있다.
도 15a 및 도 15b는 본 발명의 일 실시예에 따른 반도체 칩을 포함한 반도체 패키지에 대한 평면도 및 단면도로서, 도 15b는 도 15a의 Ⅱ-Ⅱ' 부분을 절단한 단면도이다. 도 1 내지 도 14의 설명 부분에서 이미 설명한 내용은 간단히 설명하거나 생략한다.
도 15a 및 도 15b를 참조하면, 본 실시예의 반도체 패키지(1000)는 반도체 칩(100) 및 테이프 배선 기판(200)을 포함할 수 있다.
반도체 칩(100)은 인쇄회로기판(도 18의 2000 참조)으로부터 신호 전압을 입력받아 화상 신호를 생성하고 디스플레이 패널(도 18의 3000 참조)의 데이터 라인으로 상기 화상 신호를 출력하는 소스 구동 칩일 수 있다. 또한, 반도체 칩(100)은 트랜지스터의 온(on)/오프(off) 신호가 포함된 주사신호를 생성하여 디스플레이 패널(도 18의 3000 참조)의 게이트 라인으로 출력하는 게이트 구동 칩일 수 있다. 물론, 반도체 칩(100)이 상기 소스 구동 칩이나 게이트 구동 칩에 한정되는 것은 아니다. 예컨대, 본 실시예의 반도체 패키지(1000)가 디스플레이 장치가 아닌 다른 전자 장치에 결합하여 이용되는 경우에, 반도체 칩은 해당 전자 장치를 구동하기 위한 칩일 수 있다.
반도체 칩(100)은 플립-칩 본딩 방법을 통해 베이스 필름(201)의 칩 실장부 상에 실장될 수 있다. 다시 말해서, 반도체 칩(100)의 입출력 전극 패드들(120in, 120out) 상에 범프와 같은 연결 단자들(140)이 배치되고, 이러한 연결 단자들(140)이 테이프 배선 기판(200)의 배선 패턴들(210, 220)과 물리적 전기적으로 결합함으로써, 반도체 칩(100)이 테이프 배선 기판(200)에 실장될 수 있다. 한편, 결합 부분의 물리적 화학적 손상을 방지하기 위하여, 반도체 칩(100)과 테이프 배선 기판(200) 사이에 언더필(150)이 채워질 수 있다.
반도체 칩(100)은 전술한 바와 같이 공정용 패턴(130)을 포함할 수 있다. 본 실시예의 반도체 패키지(1000)에서, 테이프 배선 기판(200) 상에 실장된 반도체 칩(100)은 도 3의 반도체 칩(100)일 수 있다. 그러나 테이프 배선 기판(200) 상에 실장되는 반도체 칩이 도 3의 반도체 칩(100)에 한정되는 것은 아니다. 예컨대, 도 6, 도 7a, 도 7c, 도 8a, 및 8b의 반도체 칩들(100, 100a ~ 100e) 중 어느 하나가 테이프 배선 기판(200) 상에 실장될 수 있다.
한편, 입출력 전극 패드들(120in, 120out) 및 배선 패턴들(210, 220)의 일부분이 반도체 칩(100) 상에 도시되고 있는데, 이는 이해의 편의를 위한 것이다. 즉, 입출력 전극 패드들(120in, 120out)은 반도체 칩(100)의 하면에 배치되고, 또한 배선 패턴들(210, 220)의 일부분도 베이스 필름(201)의 칩 실장부 상에 배치되므로, 반도체 칩(100)에 가려져 보이지 않을 수 있다.
테이프 배선 기판(200)은 절연성의 베이스 필름(201)과 도전성의 다수의 배선 패턴들(210, 220)을 포함할 수 있다.
베이스 필름(201)은 열팽창 계수(CTE: coefficient of thermal expansion) 및 내구성이 우수한 재질인 폴리이미드(polyimide)를 포함하는 플렉시블(flexible) 필름일 수 있다. 그러나 베이스 필름(201)의 재질이 상기 폴리이미드에 한정되는 것은 아니다. 예컨대, 베이스 필름(201)은 에폭시계 수지나 아크릴(acrylic), 폴리에테르니트릴(polyether nitrile), 폴리에테르술폰(polyether sulfone), 폴리에틸렌 테레프탈레이트(polyethylene cterephthalate), 폴리에틸렌 나프탈레이드(polyethylene naphthalate) 등의 합성수지로 형성될 수 있다.
베이스 필름(201)은 반도체 칩이 실장되는 칩 실장부(반도체 칩에 해당하는 점선 부분) 및 칩 실장부 외곽으로 배선 패턴들(210, 220)이 배치되는 배선부를 포함할 수 있다. 도 15a에서, 반도체 패키지(1000)를 개략적으로 도시함으로써, 베이스 필름(201) 상에 패널 접착부 및 PCB 접착부가 생략되어 도시되고 있지만, 베이스 필름(201)은 하변으로 디스플레이 패널(도 18의 3000 참조) 접착되는 패널 접착부, 그리고 상변으로 PCB(도 18의 2000 참조)가 접착하는 PCB 접착부를 포함할 수 있다.
배선 패턴들(210, 220)은 베이스 필름(201) 상에 형성되며 도전성을 갖는 금속 물질을 포함할 수 있다. 예컨대, 배선 패턴들(210, 220)은 구리(Cu)로 형성될 수 있다. 물론, 배선 패턴들(210, 220)의 재질이 구리에 한정되는 것은 아니다. 이러한 배선 패턴들(210, 220)은 솔더 레지스트(Solder Resist) 등과 같은 보호막으로 덮여 보호될 수 있다.
배선 패턴들(210, 220)은 입력 배선 패턴들(210), 및 출력 배선 패턴들(220)을 포함할 수 있다. 한편, 도 15a에서 도시하지 않았지만, 배선 패턴들(210, 220)은 반도체 칩(100)을 거치지 않은 바이패스(bypass) 배선 패턴들을 포함할 수 있다. 입력 배선 패턴들(210)은 PCB로부터의 전달된 신호 전압 등을 반도체 칩(100)으로 전달하는 패스들일 수 있다. 입력 배선 패턴들(210)의 한쪽은 반도체 칩(100)의 입력 전극 패드들(120in)에 연결되며, 다른 쪽은 입력 배선 전극(215)에 연결될 수 있다.
출력 배선 패턴들(220)은 반도체 칩(100)으로부터 디스플레이 패널의 데이터 라인으로 화상 신호 등을 전달하는 패스들일 수 있다. 출력 배선 패턴들(220)의 한쪽은 반도체 칩(100)의 출력 전극 패드들(120out)에 연결되고 다른 쪽은 출력 배선 전극(225)에 연결될 수 있다.
도 16a 및 도 16b는 본 발명의 일 실시예에 따른 반도체 칩을 포함한 반도체 패키지에 대한 평면도 및 단면도로서, 도 16b는 도 16a의 Ⅲ-Ⅲ' 부분을 절단한 단면도이다. 도 1 내지 도 15b의 설명 부분에서 이미 설명한 내용은 간단히 설명하거나 생략한다.
도 16a 및 도 16b를 참조하면, 본 실시예의 반도체 패키지(1000a)는 반도체 칩(100) 및 유리 기판(301)을 포함할 수 있다. 반도체 칩(100)은 도 3의 반도체 칩(100)에 해당할 수 있고, 그에 따라 반도체 칩(100)은 공정용 패턴(130)을 포함할 수 있다. 한편, 유리 기판(301)에 실장되는 반도체 칩은 도 3의 반도체 칩(100)에 한정되는 것은 아니다. 예컨대, 도 6, 도 7a, 도 7c, 도 8a, 및 8b의 반도체 칩들(100, 100a ~ 100e) 중 어느 하나가 유리 기판(301)에 실장될 수 있다.
본 실시예의 반도체 패키지(1000a)는 도 15a의 반도체 패키지(1000)와 유사한 실장방법을 통해 구현될 수 있다. 다만, 실장 기판으로, 도 15a의 반도체 패키지(1000)가 테이프 배선 기판(200)을 사용하는 것에 반해, 본 실시예의 반도체 패키지(1000a)는 유리 기판(301)을 사용할 수 있다. 또한, 테이프 배선 기판(200)에는 일반적으로 구리로 형성된 배선 패턴((210, 220)이 형성되나 유리 기판(301)에는 투명한 ITO(Indium Tin Oxide)로 형성된 배선 패턴(310, 320)이 형성될 수 있다.
한편, 도 15a의 반도체 패키지(1000) 경우, 반도체 칩(100)에 형성된 연결 단자(140)를 배선 패턴(210, 220)에 열압착을 통해 직접 결합시키는 방식으로 반도체 칩(100)을 테이프 배선 기판(200)에 실장할 수 있다. 그에 반해, 본 실시예의 반도체 패키지(1000a)는 전도성 접착 필름(330, Adhesive Conductive Film; ACF)을 사용하여 반도체 칩(100)을 유리 기판(301)에 실장할 수 있다.
참고로, 도 15a와 같은 반도체 패키지(1000)의 구조를 COF(Chip On Film) 패키지 구조라고 하고, 본 실시예의 반도체 패키지(1000a)의 구조를 COG(Chip On Glass) 패키지 구조라고 한다. 일반적으로 본 실시예의 반도체 패키지(1000a)와 같은 COG 패키지는 LCD 장치에서 DDI을 유리 기판(301) 상에 실장하는 기술에 널리 적용되며, 도시된 바와 같이 LCD 패널(350)이 배치된 유리 기판(301) 상에 함께 실장될 수 있다.
도 17은 본 발명의 일 실시예에 따른 반도체 칩을 포함한 반도체 패키지에 대한 단면도이다. 도 1 내지 도 16b의 설명 부분에서 이미 설명한 내용은 간단히 설명하거나 생략한다.
도 17을 참조하면, 본 실시예의 반도체 패키지(1000b)는 반도체 칩(100) 및 테이프 캐리어(200a)를 포함할 수 있다. 반도체 칩(100)은 도 3의 반도체 칩(100)에 해당할 수 있고, 그에 따라, 반도체 칩(100)은 공정용 패턴(130)을 포함할 수 있다. 한편, 테이프 캐리어(200a)에 실장되는 반도체 칩은 도 3의 반도체 칩(100)에 한정되는 것은 아니다. 예컨대, 도 6, 도 7a, 도 7c, 도 8a, 및 8b의 반도체 칩들(100, 100a ~ 100e) 중 어느 하나가 테이프 캐리어(200a)에 실장될 수 있다.
본 실시예의 반도체 패키지(1000b)는 도 15a의 반도체 패키지(1000)와 유사하나 테이프 배선 기판(200) 대신 테이프 캐리어(200a)가 사용된다는 점에서 다를 수 있다. 테이프 캐리어(200a)의 베이스 필름(201a)의 두께는 테이프 배선 기판(200)에 이용되는 베이스 필름(201)보다 두꺼울 수 있고, 도시된 바와 같이 반도체 칩(100)이 실장하는 부분에 개구부(Op)가 형성될 수 있다. 또한, 베이스 필름(201a)의 휘어짐을 원활하게 하기 위하여 베이스 필름(201a)에는 다수의 슬릿 홀들이 형성될 수 있다.
테이프 캐리어(200a)의 베이스 필름(201a) 상에는 배선 패턴들(210a, 220a)이 형성되고, 배선 패턴들(201a, 220a)은 접착제(230)를 통해 베이스 필름(201a)에 결합할 수 있다. 배선 패턴들(201a, 220a)은 베이스 필름(201a)의 개구부(Op)로 돌출된 구조로 배치될 수 있다. 반도체 칩(100)은 연결 단자(140)를 통해 플립-칩 본딩 방식으로 실장되어 배선 패턴들(201a, 220a)에 전기적으로 연결될 수 있다. 한편, 도시된 바와 같이, 반도체 칩(100)은 개구부(Op)에 수용되는 구조로 실장됨으로써, 배선 패턴들(201a, 220a)의 하면에 반도체 칩(100)이 실장될 수 있다. 반도체 칩(100)은 배선 패턴들(201a, 220a)의 상면으로 실장될 수도 있다. 본 실시예의 반도체 패키지(1000b)는 도 15a 또는 도 16a의 반도체 패키지(1000, 1000a)와 구별하여 TCP(Tape Carrier Package) 구조라고 한다. 여기서, '150a'는 언더필이고, '250'는 솔더 레지스트일 수 있다.
도 18은 본 발명의 일 실시예에 따른 디스플레이 장치의 일부를 개략적으로 보여주는 개념도이다. 도 1 내지 도 17b의 설명 부분에서 이미 설명한 내용은 간단히 설명하거나 생략한다.
도 18을 참조하면, 디스플레이 장치(10000)는 디스플레이 패널(3000), 게이트 칩 패키지(1000G), 데이터 칩 패키지(1000D), 및 인쇄회로기판(2000)을 포함할 수 있다.
디스플레이 패널(3000)은 게이트 배선(3110), 데이터 배선(3120), 박막 트랜지스터, 화소 전극 등을 구비하는 하부기판(3100)과, 이 하부기판(3100)보다 작은 크기로 하부기판(3100)에 대향하도록 적층되며 블랙 매트릭스, 컬러필터, 공통전극 등을 구비하는 상부기판(3200)을 포함할 수 있다. 그리고, 상부기판(3200)과 하부기판(3100) 사이에는 액정층(미도시)이 개재될 수 있다.
게이트 칩 패키지(1000G)는 하부기판(3100)에 형성된 게이트 배선(3110)과 접속되고, 데이터 칩 패키지(1000D)는 하부기판(3100)에 형성된 데이터 배선(3120)과 접속될 수 있다.
인쇄회로기판(2000)은 다수개의 구동 부품들을 실장하고 있는데, 이러한 구동 부품들은 원칩화 기술에 의해 설계된 반도체 칩들이기 때문에, 게이트 칩 패키지(1000G) 및 데이터 칩 패키지(1000D)의 각각으로 게이트 구동신호 및 데이터 구동신호를 일괄적으로 입력시킬 수 있다.
한편, 게이트 배선(3110)은 실질적인 화상이 디스플레이되는 유효 디스플레이 영역에서는 등간격을 이루고 있지만, 하부기판(3100)의 테두리에 해당하는 비유효 디스플레이 영역에서는 게이트 칩 패키지(1000G)와의 접속을 용이하게 하기 위하여, 좁은 간격으로 배치되어 일련의 그룹을 형성할 수 있다. 마찬가지로, 데이터 배선(3120)은 실질적인 화상이 디스플레이되는 유효 디스플레이 영역에서는 등간격을 이루고 있지만, 하부기판(3100)의 테두리에 해당하는 비유효 디스플레이 영역에서는 데이터 칩 패키지(1000D)와의 접속을 용이하게 하기 위하여 좁은 간격으로 배치될 수 있다.
게이트 칩 패키지(1000G)는 인쇄회로기판(2000)으로부터 출력되는 게이트 구동신호를 하부기판(3100)의 박막 트랜지스터로 전달하는 역할을 할 수 있다. 이러한 게이트 칩 패키지(1000G)는 도 3, 도 6, 도 7a, 도 7c, 도 8a, 및 8b의 설명 부분에서 설명한 다양한 구조의 반도체 칩들(100, 100a ~ 100e)을 게이트 구동 칩으로서 포함할 수 있다. 예컨대, 게이트 칩 패키지(1000G)는 도 15a 또는 도 17에 예시된 반도체 칩 패키지(1000, 1000b) 구조를 가질 수 있다.
데이터 칩 패키지(1000D)는 게이트 및 데이터 구동신호를 모두 제공하는 제1 데이터 칩 패키지와 데이터 구동신호를 제공하는 제2 데이터 칩 패키지로 나뉘어 배치될 수 있다. 제1 데이터 칩 패키지와 제2 데이터 칩 패키지는 도 3, 도 6, 도 7a, 도 7c, 도 8a, 및 8b의 설명 부분에서 설명한 다양한 구조의 반도체 칩들(100, 100a ~ 100e)을 데이터 구동 칩으로서 포함할 수 있다. 예컨대, 제1 데이터 칩 패키지와 제2 데이터 칩 패키지는 도 15a 또는 도 17에 예시된 반도체 칩 패키지(1000, 1000b) 구조를 가질 수 있다.
여기서, 제1 데이터 칩 패키지는 베이스 필름 상에 형성된 배선 패턴과, 배선 패턴과 전기적으로 접속된 데이터 구동 칩으로 구성될 수 있다. 한편, 배선 패턴의 일부는 데이터 구동 칩과 접속되지 않은 상태로 하부기판(3100)의 제1 게이트 구동신호 전송선과 접속되는 구조를 이루어, 인쇄회로기판(2000)으로부터 출력되는 게이트 구동신호를 게이트 칩 패키지(1000G)로 전송하는 역할을 할 수 있다. 그리고 배선 패턴의 나머지는 데이터 구동 칩과 접속된 상태로 하부기판(3100)의 데이터 배선(3120)과 접속되는 구조를 이루어, 인쇄회로기판(2000)으로부터 출력되는 데이터 구동신호를 하부기판(3100)의 박막 트랜지스터로 전달하는 역할을 할 수 있다.
또한, 제1 데이터 칩 패키지와 인접 배치된 제2 데이터 칩 패키지는, 제1 데이터 칩 패키지와 마찬가지로 베이스 필름 상에 형성된 배선 패턴과, 배선 패턴과 전기적으로 접속된 데이터 구동 칩으로 구성될 수 있다. 제2 데이터 칩 패키지는 인쇄회로기판(2000)으로부터 출력되는 데이터 구동신호를 하부기판(3100)의 박막 트랜지스터로 전달하는 역할을 할 수 있다.
서로 최단 거리로 인접된 게이트 칩 패키지(1000G)와 제1 데이터 칩 패키지 사이의 하부기판(3100)의 모서리 부분에는 제1 게이트 구동신호 전송선(2100a)이 배치될 수 있다. 제1 게이트 구동신호 전송선(2100a)의 일측 단부는 데이터 배선(3120) 쪽으로 연장되고, 타측 단부는 게이트 배선(3110) 쪽으로 연장될 수 있다. 게이트 배선(3110)의 각 그룹 사이에는 제1 게이트 구동신호 전송선(2100a)과 분리된 또 다른 게이트 구동신호 전송선 예컨대, 제2 및 제3 게이트 구동신호 전송선(2100b, 2100c)이 더 배치될 수 있다.
디스플레이 장치(10000)에서 인쇄회로기판(2000)으로부터 디스플레이 패널(3000)로의 신호공급은 다음과 같은 방식으로 이루어질 수 있다.
외부정보처리장치 예를 들어, 컴퓨터 본체에서 출력되는 화상 신호가 인쇄회로기판(2000)으로 입력되면, 인쇄회로기판(2000)은 입력된 화상 신호에 대응하는 게이트 구동신호 및 데이터 구동신호를 발생시킨다. 이때, 인쇄회로기판(2000)으로부터 발생된 데이터 구동신호는 데이터 칩 패키지(1000D)의 배선 패턴을 경유하여 데이터 구동 칩으로 입력되어 처리된다. 이후, 처리 완료된 데이터 구동신호는 제1 및 제2 데이터 칩 패키지의 배선 패턴을 경유하여 하부기판(3100)의 데이터 배선(3120)으로 입력될 수 있다.
이와 동시에, 인쇄회로기판(2000)으로부터 발생된 게이트 구동신호는 제1 데이터 칩 패키지의 배선 패턴의 일부를 경유하여 하부기판(3100)의 제1 게이트 구동신호 전송선으로 입력될 수 있다. 제1 게이트 구동신호 전송선을 따라 입력된 게이트 구동신호는, 게이트 칩 패키지(1000G)의 배선 패턴을 경유하여 게이트 구동 칩으로 입력되어 처리될 수 있다. 이후, 처리 완료된 게이트 구동신호는 게이트 칩 패키지(1000G)의 배선 패턴을 경유하여 하부기판(3100)의 게이트 배선(3110)으로 입력될 수 있다.
또한 제1 게이트 구동신호 전송선을 따라 입력된 게이트 구동신호 중 일부는 게이트 구동 칩에 의해 처리되지 않고 제2 게이트 구동신호 전송선을 경유하여 이웃하는 게이트 칩 패키지(1000G)로 전달될 수 있다. 상술한 과정을 통해, 하부기판(3100)의 게이트 배선(3110)으로 게이트 출력신호가 인가되면, 이 게이트 출력신호에 의하여 한 행(row)의 모든 박막 트랜지스터는 턴-온되고, 이러한 박막 트랜지스터의 턴-온에 의해 데이터 구동 칩에 인가되어 있던 전압은 신속하게 화소 전극으로 출력될 수 있다. 그 결과, 화소 전극과 공통전극 사이에는 전계가 형성될 수 있다. 이러한 전계 형성에 의해 상부기판(3200)과 하부기판(3100) 사이에 개재되어 있던 액정의 배열이 달라지고, 그에 따라, 일정한 화상정보를 외부로 디스플레이할 수 있다. 화소 셀들과 신호 라인들 간의 연결 구조에 대해서 도 19b가 좀더 상세하게 보여준다.
한편, 앞서 게이트 칩 패키지(1000G)와 데이터 칩 패키지(1000D)가 도 15a 또는 도 17의 반도체 패키지(1000, 1000b) 구조를 갖는 것으로 설명하였지만, 게이트 칩 패키지(1000G)와 데이터 칩 패키지(1000D) 구조가 그에 한정되는 것은 아니다. 예컨대, 게이트 칩 패키지(1000G)와 데이터 칩 패키지(1000D)는 도 16a의 반도체 칩(1000a) 구조와 같이 COG 패키지 구조로 구현될 수도 있다.
도 19a 및 도 19b는 도 18의 디스플레이 장치에 대응하는 장치 구성도 및 회로도로서, 화소 셀들과 신호 라인들 간의 연결 구조를 좀더 상세히 보여준다. 도 1 내지 도 18의 설명 부분에서 이미 설명한 내용은 간단히 설명하거나 생략한다.
도 19a를 참조하면, 앞서, 도 3, 도 6, 도 7a, 도 7c, 도 8a, 및 8b의 설명 부분에서 설명한 다양한 구조의 반도체 칩들(100, 100a ~ 100e)은 디스플레이 장치(10000)의 데이터 드라이버(1100D) 및/또는 게이트 드라이버(1100G)에 대응될 수 있다. 데이터 드라이버(1100D)는 타이밍 컨트롤러(2100)에서 출력되는 데이터 신호를 처리할 수 있다. 게이트 드라이버(1100G)는 타이밍 컨트롤러(2100)에서 출력되는 스캔 신호를 처리할 수 있다.
타이밍 컨트롤러(2100), 기준 전압 생성부(2200), 전원 전압 생성부(2300), 및 인터페이스(2400)는 인쇄회로기판(2000)에 실장될 수 있다. 타이밍 컨트롤러(2100)는 데이터 신호, 스캔 신호, 제어 신호를 생성할 수 있다. 기준 전압 생성부(2200)는 데이터 드라이버(1100D)에서 데이터 신호 대응되는 색 신호 또는 영상 신호를 생성하기 위한 기준 전압을 생성할 수 있다. 데이터 신호는 데이터 드라이버(1100D)에서 제어 신호에 의해 일시적으로 저장 또는 래치될 수 있다. 이후, 색 신호 또는 영상 신호는 게이트 드라이버(1100G)에서 출력되는 스캔 신호에 동기되어 디스플레이 패널(3000)의 데이터 배선들로 출력될 수 있다. 게이트 드라이버(1100G)는 스캔 신호를 디스플레이 패널(3000)의 게이트 배선에 순차적으로 출력할 수 있다. 전원 전압 생성부(2300)는 타이밍 컨트롤러(2100) 및 게이트 드라이버(1200a)의 전원 전압을 생성할 수 있다. 전원 전압과 기준 전압은 서로 다를 수 있다.
한편, 테이프 배선 기판(도 15a의 200 참조)이 인쇄회로기판(2000)과 디스플레이 패널(3000) 사이를 전기적으로 연결할 수 있다. 이러한 테이프 배선 기판 상에 데이터 드라이버(1100D) 및/또는 게이트 드라이버(1100G)에 해당하는 반도체 칩들이 실장됨으로써, 도 15a 또는 도 17에 예시된 반도체 칩 패키지(1000, 1000b) 구조가 구현될 수 있다. 테이프 배선 기판의 입력 배선 패턴들은 인쇄회로기판(2000)의 기판 패드로 범프 또는 솔더 볼와 같은 연결 단자를 통해 전기적으로 연결될 수 있다. 또한, 테이프 배선 기판의 출력 배선 패턴들은 디스플레이 패널(3000)의 패널 패드로 연결 단자를 통해 전기적으로 연결될 수 있다.
도 19b를 참조하면, 도시된 바와 같이 디스플레이 장치(10000)는 소스 구동 회로부(1000UD), 게이트 구동 회로부(1000UG), 타이밍 컨트롤러(2100) 및 디스플레이 패널(3000)을 포함할 수 있다. 디스플레이 패널(3000)에는 복수의 소스 라인(SL)(또는, 데이터 라인)과 복수의 게이트 라인(GL)이 교차하는 부위에 형성된 복수의 화소 셀들(C)이 배치될 수 있다. 소스 구동 회로부(1000UD) 및 게이트 구동 회로부(1000UG)는 복수의 화소 셀들(C) 내의 부화소들(sub pixels)에 각각 연결되고, 소스 구동신호 및 게이트 구동신호를 인가하여 부화소를 순차적으로 구동시킬 수 있다. 타이밍 컨트롤러(2100)는 데이터 신호, 스캔 신호, 제어 신호 등을 생성하고, 소스 구동 회로부(1000UD) 및 게이트 구동 회로부(1000UG)를 제어할 수 있다.
여기서, 소스 구동 회로부(1000UD) 및 게이트 구동 회로부(1000UG)는 도 18의 데이터 칩 패키지들(1000D) 전체 및 게이트 칩 패키지들(1000G) 전체에 대응할 수 있다. 그에 따라, 소스 구동 회로부(1000UD)는 복수의 소스 구동 칩(SD)을 포함하고, 게이트 구동 회로부(1000UG)는 복수의 게이트 구동 칩(GD)을 포함할 수 있다. 소스 구동 칩(SD) 및 게이트 구동 칩(GD) 각각은 도 3, 도 6, 도 7a, 도 7c, 도 8a, 및 8b의 설명 부분에서 설명한 다양한 구조의 반도체 칩들(100, 100a ~ 100e)의 구조를 가질 수 있다.
도 20은 본 발명의 일 실시예에 따른 반도체 칩을 제조하는 과정을 보여주는 흐름도이고, 도 21a 내지 도 21d는 도 20의 반도체 칩의 제조 과정의 각 단계들에 대응하는 개념도들이다. 도 1 내지 도 19b의 설명 부분에서 이미 설명한 내용은 간단히 설명하거나 생략한다.
도 20 및 도 21a를 참조하면, 먼저, 포토리소그라피 공정을 통해 웨이퍼 상에 회로 패턴들과 공정 패턴들을 형성한다(S110). 여기서, 회로 패턴들은 웨이퍼에 포함된 다수의 메인 칩들에 형성될 수 있다. 예컨대, 회로 패턴들은 도 3의 반도체 칩(100)의 회로 영역(110) 내에 형성되는 구동회로 셀들일 수 있다. 물론, 회로 패턴들이 구동회로 셀들에 한정되는 것은 아니다. 공정 패턴들은 스크라이브 레인(S/L)에 형성되는 공정 패턴들 및 메인 칩들에 형성되는 공정용 패턴(도 3의 130 참조)일 수 있다.
포토리소그라피 공정은 도 21a에 도시된 바와 같은 노광 장비(500)를 통해 수행할 수 있다. 노광 장비(500)는 노광을 수행하는 노광부(510) 및 노광부(510)의 노광 수행을 제어하는 제어부(520)를 포함할 수 있다. 노광부(510)에는 광원(511)에서 제공되는 노광 광이 입사되도록 마스크(513)가 배치될 수 있다. 마스크(513)에 형성된 패턴 레이아웃(layout)의 이미지(image)를 갖는 노광 광은 프로젝션 렌즈부(515, projection lens)에 의해 스테이지(stage)에 배치된 웨이퍼(W)에 입사될 수 있다. 한편, 마스크(513)에는 메인 칩들에 공정용 패턴(130)이 포함되도록 하는 패턴 레이아웃이 형성될 수 있다.
한편, 본 단계의 포토리소그라피 공정은 노광 장비(500)를 통한 노광 공정을 비롯하여, 증착, 식각, 이온 주입, 세정 등의 다양한 반도체 공정들을 수행함으로써, 웨이퍼 상에 패터닝을 형성하는 과정을 총괄하는 개념일 수 있다. 여기서 웨이퍼 상의 패터닝은 전술한 바와 같이 웨이퍼 상의 메인 칩들에 회로 패턴들과 공정용 패턴(130)을 형성하고, 스크라이브 레인(S/L)에는 다양한 공정용 패턴들을 형성하는 것일 수 있다.
다시 도 20을 참조하면, 웨이퍼 상의 메인 칩들 각각에 전극 패드(도 3의 120 참조)를 형성한다(S120). 이러한 전극 패드(도 3의 120 참조)는 정렬 키, 예컨대 공정용 패턴(130)의 사용없이 형성할 수 있다. 따라서, 도 13a 내지 도 14의 설명 부분에서 설명한 바와 같이, 공정용 패턴(130)의 최상부 메탈층(도 13b의 132t 참조)은 생략될 수 있다. 만약, 전극 패드(도 3의 120 참조) 형성에 공정용 패턴(130)이 반드시 이용되어야 하는 경우에는 최상부 메탈층(도 13b의 132t 참조)을 하부의 메탈층보다 작게 형성할 수 있다. 이와 같이, 최상부 메탈층(도 13b의 132t 참조)을 생략하거나 작게 형성함으로써, 버 발생을 최소화할 수 있음은 전술한 바와 같다.
도 20 및 도 21b를 참조하면, 전극 패드(도 3의 120 참조) 상에 범프와 같은 연결 단자(140)를 형성한다. 구체적으로, 입력 전극 패드(도 3의 120in 참조) 상에 입력 연결 단자(140in)를 형성하고, 출력 전극 패드(도 3의 120out 참조) 상에 출력 연결 단자(140out)를 형성할 수 있다. 연결 단자(140)는 예컨대, 금 범프로 형성할 수 있다. 물론, 연결 단자(140)의 재질이 금 범프에 한정되는 것은 아니다. 예컨대, 연결 단자(140)는 전기전도 특성이 좋은 알루미늄, 구리, 은 등으로 형성될 수도 있다.
한편, 연결 단자(140)를 형성 후, 웨이퍼(Wa) 또는 메인 칩들(100Wa)의 두께는 처음 웨이퍼의 두께와 같은 제1 두께(T1)를 가질 수 있다.
도 20 및 도 21c를 참조하면, 연결 단자(140) 형성 후, 웨이퍼의 후면을 연마한다(S140). 이와 같이 웨이퍼(Wa)의 후면을 연마(grindin/polishing)함으로써, 웨이퍼(Wb)가 박형화되고, 그에 따라 웨이퍼(Wb) 내의 메인 칩들도 박형화될 수 있다. 예컨대, 연마 후, 웨이퍼(Wb) 또는 메인 칩들(100wb)의 두께는 처음 웨이퍼(Wa)의 두께보다 작은 제2 두께(T2)를 가질 수 있다.
이러한 웨이퍼의 후면 연마는 후면 가공 장비(600)의 로테이팅 척(610, rotating chuck) 상에 웨이퍼(Wa)의 후면이 상부를 향하도록 웨이퍼(Wa)를 고정하고, 회전 스핀들(650)을 이용하여 웨이퍼(Wa)의 후면을 가공함으로써 이루어질 수 있다. 이후, 도시하지는 않았지만, 웨이퍼(Wb)의 후면으로 레진을 도포하여 웨이퍼(Wb)를 외부의 물리적 화학적 손상으로부터 보호할 수 있다.
도 20 및 도 21d를 참조하면, 웨이퍼의 후면 연마 후, 쏘잉 공정을 통해 메인 칩들을 개별화한다(S150). 쏘잉 공정은 다이아몬드 날을 갖는 커터 또는 블레이드(700)를 사용하여 수행될 수 있다. 한편, 쏘잉 공정을 통한 절단 전에 웨이퍼(Wb)는 고정된 프레임의 접착성 필름 위에 안정적으로 위치할 수 있다. 접착성 필름은 메인 칩들의 절단 후에도 메인 칩들을 원래 대로 고정할 수 있다. 절단 시에는 DI(DeIonized) 물이 분무되고, 다이아몬드 날을 고속으로 회전시켜 x,y 방향으로 일정하게 절단함으로써 메인 칩들을 개개의 반도체 칩으로 분리할 수 있다. 분리된 반도체 칩은 예컨대, 도 3의 반도체 칩(100)일 수 있다. 물론, 분리된 반도체 칩은 도 6, 도 7a, 도 7c, 도 8a, 및 8b의 반도체 칩들(100a ~ 100e)일 수도 있다.
한편, 도시하지는 않았지만, 분리된 반도체 칩을 테이프 배선 기판(도 15a의 200 참조), 유리 기판(도 16a의 301 참조), 또는 테이프 캐리어(도 17의 200a 참조) 등에 실장함으로써, 반도체 패키지(1000, 1000a, 1000b)를 제조할 수 있다.
지금까지, 본 발명을 도면에 도시된 실시예를 참고로 설명하였으나 이는 예시적인 것에 불과하며, 본 기술 분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시예가 가능하다는 점을 이해할 것이다. 따라서 본 발명의 진정한 기술적 보호 범위는 첨부된 특허청구범위의 기술적 사상에 의해 정해져야 할 것이다.
100, 100a ~ 100f: 반도체 칩, 110: 회로 영역, 110p: 주변 영역, 112: 구동회로 셀, 120: 전극 패드, 130, 130a ~ 130e: 공정용 패턴, 132, 132': 메탈층, 150, 150a: 언더 필, 200: 테이프 배선 기판, 200a: 테이프 캐리어, 201, 201a: 베이스 필름, 210, 220, 210a, 220a, 310, 320: 배선 패턴, 301: 유리 기판, 330: ACF, 500: 노광 장비, 510: 노광부, 511: 광원, 513: 마스크, 515: 프로젝션 렌즈부, 520: 제어부, 132, 132': 메탈층, 1000, 1000a, 1000b: 반도체 패키지, 2000: 인쇄회로기판, 3000: 디스플레이 패널, 10000: 디스플레이 장치

Claims (20)

  1. 삭제
  2. 제1 방향으로 연장하는 직사각형의 중심 부분에 배치되고, 상기 제1 방향을 따라 기 설정된 간격을 가지고 배치된 다수의 구동회로 셀들을 구비한 회로 영역;
    상기 회로 영역의 주위에 배치된 다수의 전극 패드들; 및
    상기 직사각형의 네 변 중 적어도 한 변에 배치된 공정 패턴;을 포함하고,
    웨이퍼로부터 분리된 복수의 반도체 칩들 중 하나이며,
    상기 공정 패턴 전체가 반도체 칩에 배치되거나, 또는 상기 공정 패턴의 일부는 상기 웨이퍼의 스크라이브 레인에 배치되고 다른 일부는 상기 반도체 칩에 배치되며,
    상기 직사각형은 단변들과 상기 단변들보다 더 긴 장변들을 포함하고,
    상기 직사각형의 상기 단변들 중 어느 한쪽에 상기 공정 패턴의 전체가 배치된 것을 특징으로 하는 반도체 칩.
  3. 제1 방향으로 연장하는 직사각형의 중심 부분에 배치되고, 상기 제1 방향을 따라 기 설정된 간격을 가지고 배치된 다수의 구동회로 셀들을 구비한 회로 영역;
    상기 회로 영역의 주위에 배치된 다수의 전극 패드들; 및
    상기 직사각형의 네 변 중 적어도 한 변에 배치된 공정 패턴;을 포함하고,
    웨이퍼로부터 분리된 복수의 반도체 칩들 중 하나이며,
    상기 공정 패턴 전체가 반도체 칩에 배치되거나, 또는 상기 공정 패턴의 일부는 상기 웨이퍼의 스크라이브 레인에 배치되고 다른 일부는 상기 반도체 칩에 배치되며,
    상기 직사각형은 단변들과 상기 단변들보다 더 긴 장변들을 포함하고,
    상기 직사각형의 상기 장변들 중 적어도 하나에 상기 공정 패턴의 일부가 배치된 것을 특징으로 하는 반도체 칩.
  4. 제1 방향으로 연장하는 직사각형의 중심 부분에 배치되고, 상기 제1 방향을 따라 기 설정된 간격을 가지고 배치된 다수의 구동회로 셀들을 구비한 회로 영역;
    상기 회로 영역의 주위에 배치된 다수의 전극 패드들; 및
    상기 직사각형의 네 변 중 적어도 한 변에 배치된 공정 패턴;을 포함하고,
    웨이퍼로부터 분리된 복수의 반도체 칩들 중 하나이며,
    상기 공정 패턴 전체가 반도체 칩에 배치되거나, 또는 상기 공정 패턴의 일부는 상기 웨이퍼의 스크라이브 레인에 배치되고 다른 일부는 상기 반도체 칩에 배치되며,
    상기 공정 패턴의 폭은 상기 웨이퍼의 스크라이브 레인의 폭보다 넓은 것을 특징으로 하는 반도체 칩.
  5. 제1 방향으로 연장하는 직사각형의 중심 부분에 배치되고, 상기 제1 방향을 따라 기 설정된 간격을 가지고 배치된 다수의 구동회로 셀들을 구비한 회로 영역;
    상기 회로 영역의 주위에 배치된 다수의 전극 패드들; 및
    상기 직사각형의 네 변 중 적어도 한 변에 배치된 공정 패턴;을 포함하고,
    웨이퍼로부터 분리된 복수의 반도체 칩들 중 하나이며,
    상기 공정 패턴 전체가 반도체 칩에 배치되거나, 또는 상기 공정 패턴의 일부는 상기 웨이퍼의 스크라이브 레인에 배치되고 다른 일부는 상기 반도체 칩에 배치되며,
    상기 공정 패턴은 정렬 키(alignment key)에 대응하는 것을 특징으로 하는 반도체 칩.
  6. 제1 방향으로 연장하는 직사각형의 중심 부분에 배치되고, 상기 제1 방향을 따라 기 설정된 간격을 가지고 배치된 다수의 구동회로 셀들을 구비한 회로 영역;
    상기 회로 영역의 주위에 배치된 다수의 전극 패드들; 및
    상기 직사각형의 네 변 중 적어도 한 변에 배치된 공정 패턴;을 포함하고,
    웨이퍼로부터 분리된 복수의 반도체 칩들 중 하나이며,
    상기 공정 패턴 전체가 반도체 칩에 배치되거나, 또는 상기 공정 패턴의 일부는 상기 웨이퍼의 스크라이브 레인에 배치되고 다른 일부는 상기 반도체 칩에 배치되며,
    상기 직사각형은 단변들과 상기 단변들보다 더 긴 장변들을 포함하고,
    상기 반도체 칩의 상기 단변들의 폭은 상기 공정 패턴을 포함하지 않는 반도체 칩의 단변들의 폭보다 큰 것을 특징으로 하는 반도체 칩.
  7. 삭제
  8. 직사각형의 중심 부분에 배치되고, 회로 패턴들을 구비한 회로 영역; 및
    상기 회로 영역의 주위의 상기 직사각형의 4변들 중 적어도 하나에 배치된 다수의 공정 패턴;을 포함하고,
    웨이퍼로부터 분리된 복수의 반도체 칩들 중 하나이며,
    상기 공정 패턴 전체가 반도체 칩에 배치되거나, 또는 상기 공정 패턴의 일부는 상기 웨이퍼의 스크라이브 레인에 배치되고 다른 일부는 상기 반도체 칩에 배치되며,
    상기 공정 패턴 전체 또는 일부가 상기 반도체 칩에 배치될 때, 상기 웨이퍼의 스크라이브 레인의 폭이 감소하고, 상기 반도체 칩의 면적이 증가하는 것을 특징으로 하는 반도체 칩.
  9. 삭제
  10. 제1 방향으로 따라 내부에 배치된 회로 패턴들을 포함하는 회로 영역;
    상기 회로 패턴들에 전기적으로 커플되고, 상기 회로 영역의 주변과 상기 제1 방향을 따라 연장하는 반도체 칩의 에지 사이에 배치된 도전성 전극 패드; 및
    상기 회로 패턴의 상기 주변과 외부에 인접하는, 상기 반도체 칩 상의 적어도 하나의 공정 패턴;을 포함하고,
    상기 적어도 하나의 공정 패턴은 상기 제1 방향을 따라 연장하며,
    상기 적어도 하나의 공정 패턴은 상기 도전성 전극 패드와 상기 반도체 칩의 상기 에지 사이에 배치되거나, 또는 상기 회로 패턴의 최외곽 부분과 상기 제1 방향에 수직하는 제2 방향을 따라 연장하는 상기 반도체 칩의 인접하는 에지 사이에 배치되고,
    상기 반도체 칩의 상기 에지는, 상기 반도체 칩이 분리된 웨이퍼의 스크라이브 레인의 경계를 정의하고,
    상기 적어도 하나의 공정 패턴은 상기 에지를 따라 연장하고, 메인 공정 패턴의 일부를 포함하는 것을 특징으로 하는 반도체 칩.
  11. 삭제
  12. 삭제
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  14. 삭제
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  20. 삭제
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