CN113614914B - 一种半导体器件、芯片封装结构以及电子设备 - Google Patents

Abstract

本申请实施例提供一种半导体器件、芯片封装结构以及电子设备，涉及半导体技术领域，以在不增加半导体器件的尺寸的前提下，容纳更多数量的I/O接口。该半导体器件中第一数字逻辑电路设置于第一裸芯的有源表面上。第一I/O接口设置有源表面上临近有源表面的第一边的边缘位置。第一I/O接口与第一数字逻辑电路电连接。第二I/O接口设置于有源表面上与第一数字逻辑电连接，且位于第一I/O接口与的第一边之间。第二I/O接口与第一边的垂直距离小于第一I/O接口与第一边的垂直距离，且第二I/O接口在第一边上的垂直投影与第一I/O接口在第一边上的垂直投影至少存在部分重叠。第一I/O接口与第二I/O接口绝缘，且第一I/O接口的驱动和功耗与第二I/O接口的驱动和功耗不同。

Description

一种半导体器件、芯片封装结构以及电子设备

技术领域

本申请涉及半导体技术领域，尤其涉及一种半导体器件、芯片封装结构以及电子设备。

背景技术

随着电子信息技术的日益发展，半导体器件朝着高性能、高集成度以及小型化、轻薄化的方向发展。然而，具有高性能、高集成度的半导体器件通常在输入/输出(input/output，I/O)接口方面存在受限的问题。这就意味着为了容纳更多数目的I/O接口，半导体器件中的裸芯的尺寸在其内部数字逻辑电路所占面积不变的情况下，需要增加更多额外的尺寸用于容纳所需数目的I/O接口，从而增加半导体器件的制作成本，不利于半导体器件的小型化、轻薄化设计。

发明内容

本申请实施例提供一种半导体器件、芯片封装结构以及电子设备，以在不增加半导体器件的尺寸的前提下，容纳更多数量的I/O接口。

为达到上述目的，本申请实施例采用如下技术方案：

本申请实施例的一方面，提供一种半导体器件。该半导体器件包括第一裸芯、第一数字逻辑电路、第一I/O接口以及第二I/O接口。其中，第一数字逻辑电路设置于第一裸芯的有源表面上，用于输出、接收或处理逻辑信号。第一输入/输出I/O接口设置于有源表面上临近有源表面的第一边的边缘位置。第一I/O接口与第一数字逻辑电路电连接。第二I/O接口设置于第一裸芯的有源表面上与第一数字逻辑电路电连接，且位于第一I/O接口与第一边之间。第一I/O接口与第二I/O接口绝缘，且第一I/O接口的驱动和功耗与第二I/O接口的驱动和功耗不同。这样一来，在采用不同的封装方式对半导体器件进行封装时，第一I/O接口和第二I/O接口可以实现不同距离的信号传输。此外，第二I/O接口与第一边的垂直距离小于第一I/O接口与第一边的垂直距离，且第二I/O接口在第一边上的垂直投影与第一I/O接口在所述第一边上的垂直投影至少存在部分重叠。这样可以使得第一I/O接口和第二I/O接口沿第一方向X占用的长度为第一I/O接口在第一边上垂直投影的长度与第二I/O接口在第一边上垂直投影的长度的和，再减去第一I/O接口101和第二I/O接口在第一边上垂直投影重叠部分的长度。在此情况下，第一边上，第一I/O接口和第二I/O接口可以共享上述重叠部分的边长，有利于减小第一边的长度，实现了共享半导体器件的凸块出线资源的目的，以在不增加半导体器件的尺寸的前提下，容纳更多数量的I/O接口。

可选的，第一I/O接口包括至少一个第一信号凸块。第二I/O接口中设置有至少一个第二信号凸块。第一数字逻辑电路与第一信号凸块电连接。此外，半导体器件还包括寄存器组。寄存器组位于第一裸芯的有源表面上第一I/O接口与第二I/O接口之间，且与第一数字逻辑电路、第二信号凸块电连接。寄存器组用于对第一数字逻辑电路与第二信号凸块之间传输的逻辑信号进行缓存。这样一来，可以利用上述寄存器组自身时序逻辑的设计，实现打拍寄存的功能，使得寄存器组在打拍过程中，可以将第一数字逻辑电路的逻辑信号，与第二I/O接口中的第二信号凸块上的逻辑信号保持同步，提高逻辑信号传输的准确性。

可选的，第一I/O接口为矩形，且第一I/O接口的长边平行于第一边。第二I/O接口为矩形，且第二I/O接口的长边平行于第一边。由于接口的短边对半导体器件的尺寸的贡献较小。因此在第一I/O接口和第二I/O接口均为矩形的情况下，第一I/O接口的长边和第二I/O接口长边在第一边上具有重叠部分，从而可以更有效的减小第一裸芯片的第一边的长度，降低第一I/O接口和第二I/O接口的长边对半导体器件的尺寸的贡献。

可选的，第一裸芯还包括：第一数字电源平面、第一数字接地平面、第二数字电源平面以及第二数字接地平面。其中，第一数字逻辑电路位于第一数字电源平面内，且与第一数字电源平面电连接。第一数字接地平面与第一数字电源平面层叠、绝缘设置，且与第一数字逻辑电路电连接。寄存器组位于第二数字电源平面内，且与第二数字电源平面电连接。第二数字接地平面与第二数字电源平面层叠、绝缘设置，且与寄存器组电连接。

可选的，第一I/O接口中设置有至少一个第一电源凸块。第二I/O接口中设置有至少一个第二电源凸块。此外，第一裸芯还包括：第一接口电源平面和第二接口电源平面。第一I/O接口位于第一接口电源平面内，且第一电源凸块与第一接口电源平面电连接。第二I/O接口位于第二接口电源平面内，且第二电源凸块与第二接口电源平面电连接。其中，第一接口电源平面和第二接口电源平面隔离。从而采用不同的电源平面，向第一I/O接口中的第一电源凸块，和第二I/O接口中的第二电源凸块分别提供独立的电源信号。

可选的，第一I/O接口中设置有至少一个第一接地凸块。第二I/O接口中设置有至少一个第二接地凸块。第一裸芯还包括第一接口接地平面和第二接口接地平面。第一接口接地平面与第一接口电源平面层叠、绝缘设置，且与第一接地凸块电连接。第二接口接地平面在第二接口电源平面层叠、绝缘设置，且与第二接地凸块电连接。其中，第一接口接地平面和第二接口接地平面隔离。从而采用不同的接地平面，向第一I/O接口中的第一接地凸块，和第二I/O接口中的第二接地凸块分别提供独立的接地信号。

可选的，在第一裸芯还包括第一数字电源平面以及第二数字电源平面的情况下，第一数字电源平面与第一接口电源平面隔离。第二数字电源平面与第一接口电源平面隔离。第一数字电源平面与第二接口电源平面隔离。第二数字电源平面与第二接口电源平面隔离。可以使得用于向第一I/O接口提供电源信号的第一接口电源平面，与该半导体器件有源表面上其余电子器件所电连接的电源平面处于非电连接的隔离状态。此外，还可以使得用于向第二I/O接口提供接地信号的第二接口接地平面，与该半导体器件有源表面上其余电子器件所电连接的接地平面处于非电连接的隔离状态。

可选的，在第一裸芯还包括第一数字接地平面以及第二数字接地平面的情况下，第一数字接地平面与第一接口接地平面隔离。第二数字接地平面与第一接口接地平面隔离。第一数字接地平面与第二接口接地平面隔离。第二数字接地平面与第二接口接地平面隔离。使得用于向第一I/O接口提供接地信号的第一接口接地平面，与该半导体器件有源表面上其余电子器件所电连接的接地平面处于非电连接的隔离状态。此外，还可以使得用于向第二I/O接口提供接地信号的第二接口接地平面，与该半导体器件有源表面上其余电子器件所电连接的接地平面处于非电连接的隔离状态。

本申请实施例的另一方面，提供一种芯片封装结构，包括第一封装基板、第一塑封层以及设置于第一封装基板上的第一功能器件。第一封装基板和第一塑封层之间形成第一容纳腔，第一功能器件设置于第一容纳腔内。该第一功能器件为如上所述的任意一种半导体器件。该芯片封装结构具有与前述实施例提供的半导体器件相同的技术效果，此处不再赘述。

可选的，芯片封装结构还包括设置于第一封装基板上，且设置于第一容纳腔内的第二功能器件。第二功能器件包括第二裸芯，以及位于第二裸芯有源表面上的第三I/O接口。第三I/O接口中设置有至少一个第三信号凸块、至少一个第三电源凸块以及至少一个第三接地凸块。第一功能器件的第一I/O接口中的一个第一信号凸块，通过第一封装基板与第二功能器件的第三I/O接口中的一个第三信号凸块电连接。从而使得位于同一芯片封装结构中的，第一功能器件与第二功能器件能够实现短距离信号传输。

可选的，第二功能器件的第三I/O接口中的第三电源凸块、第一功能器件的第一I/O接口中的第一电源凸块与第一封装基板上的同一电源平面电连接。第二功能器件的第三I/O接口中的第三接地凸块、第一功能器件的第一I/O接口中的第一接地凸块与第一封装基板上的同一接地平面电连接。

可选的，第一功能器件的第二I/O接口中的第二信号凸块、第二电源凸块悬空。或者，第一功能器件的第二I/O接口中的第二信号凸块、第二电源凸块接地。从而在第一功能器件通过第一I/O接口与第二功能器件的第三I/O接口进行信号传输的情况下，使得第一功能器件上用于长距离传输的第二I/O接口处于断电、不工作的状态。

本申请实施例的另一方面，提供一种电子设备，包括第一封装基板、第一塑封层、设置于第一封装基板上的第一功能器件以及电路板。第一封装基板和第一塑封层之间形成第一容纳腔，第一功能器件设置于第一容纳腔内。第一功能器件通过第一封装基板内的导通孔与电路板电连接。第一功能器件为上述任意一种半导体器件。该电子设备具有与前述实施例提供的半导体器件相同的技术效果，此处不再赘述。

可选的，电子设备还包括第二封装基板、第二塑封层、设置于第二封装基板上的第三功能器件。第二封装基板与第一封装基板位于电路板的同一侧。第二封装基板和第二塑封层之间形成第二容纳腔，第三功能器件设置于第二容纳腔内。第三功能器件通过第二封装基板内的导通孔与电路板电连接。第三功能器件包括第三裸芯，以及位于第三裸芯有源表面上的第四I/O接口。第四I/O接口中设置有至少一个第四信号凸块、至少一个第四电源凸块以及至少一个第四接地凸块。第一功能器件的第二I/O接口中的第二信号凸块与第一封装基板电连接；第三功能器件的第四I/O接口中的第四信号凸块与第二封装基板电连接。从而可以使得该电子设备中，位于一个芯片封装结构中的第一功能器件，与位于另一个芯片封装结构中的第三功能器件能够实现长距离信号传输。

可选的，第一功能器件的第二I/O接口中的第二电源凸块通过第一封装基板内的导通孔、第三功能器件的第四I/O接口中的第四电源凸块通过第二封装基板内的导通孔分别与电路板上的同一电源平面电连接。第一功能器件的第二I/O接口中的第二接地凸块通过第一封装基板内的导通孔、第三功能器件的第四I/O接口中的第四接地凸块通过第二封装基板内的导通孔分别与电路板上的同一接地平面电连接。

可选的，第一功能器件的第一I/O接口中的第一信号凸块、第一电源凸块悬空。或者，第一功能器件的第一I/O接口中的第一信号凸块、第一电源凸块接地。从而使得第一功能器件上用于短距离传输的第一I/O接口处于断电、不工作的状态。

附图说明

图1a为本申请的一些实施例，提供的一种半导体器件的结构示意图；

图1b中第一I/O接口和第二I/O接口的具体结构示意图；

图2a为本申请的一些实施例，提供的一种芯片封装结构的结构示意图；

图2b为本申请的一些实施例，提供的另一种芯片封装结构的结构示意图；

图3a为本申请的一些实施例，提供的另一种半导体器件的结构示意图；

图3b为本申请的一些实施例，提供的另一种半导体器件的结构示意图；

图4a为本申请的一些实施例，提供的另一种半导体器件的结构示意图；

图4b为本申请的一些实施例，提供的另一种半导体器件的结构示意图；

图5a为本申请的一些实施例，提供的一种具有电源/接地平面的半导体器件的结构示意图；

图5b为本申请的一些实施例，提供的另一种具有电源/接地平面的半导体器件的结构示意图；

图5c为沿图5b中O-O进行剖切得到的一种剖视图；

图5d为沿图5b中O-O进行剖切得到的另一种剖视图；

图6a为本申请的一些实施例，提供的另一种芯片封装结构的结构示意图；

图6b为本中请的一些实施例，提供的MCM封装结构的示意图；

图7为本申请的一些实施例，提供的另一种半导体器件的结构示意图；

图8a为本申请的一些实施例，提供的一种电子设备的结构示意图；

图8b为本申请的一些实施例，提供的另一种电子设备的结构示意图；

图9为本申请的一些实施例，提供的另一种半导体器件的结构示意图。

附图标记：

01-MCM封装结构；02-芯片封装结构；03-电子设备；10-半导体器件；10_A-第一功能器件；10_B-第二功能器件；10_C-第三功能器件；100-第一裸芯；140-第一边；101-第一I/O接口；111-第一信号凸块；121-第一电源凸块；131-第一接地凸块；102-第二I/O接口；112-第二信号凸块；122-第二电源凸块；132-第二接地凸块；21-电路板；30-绝缘层；31-导通孔；200-第二裸芯；103-第三I/O接口；113-第三信号凸块；123-第三电源凸块；133-第三接地凸块；300-第三裸芯；104-第四I/O接口；114-第四信号凸块；124-第四电源凸块；134-第四接地凸块；11-第一数字逻辑电路；12-第二数字逻辑电路；13-第三数字逻辑电路；14-寄存器组；301-第一数字电源平面；311-第一数字接地平面；302-第二数字电源平面；312-第二数字接地平面；401-第一接口电源平面；411-第一接口接地平面；402-第二接口电源平面；412-第二接口接地平面；50-金属线；51-第一封装基板；52-第二封装基板；501-电源平面；502-接地平面；53-焊球；61-第一塑封层；62-第一容纳腔；63-第二塑封层；64-第二容纳腔。

具体实施方式

下面将结合本中请实施例中的附图，对本申请实施例中的技术方案进行描述，显然，所描述的实施例仅仅是本申请一部分实施例，而不是全部的实施例。

本文中，术语“第一”、“第二”等仅用于描述目的，而不能理解为指示或暗示相对重要性或者隐含指明所指示的技术特征的数量。由此，限定有“第一”、“第二”的特征可以明示或者隐含地包括一个或者更多个该特征。在本申请的描述中，除非另有说明，“多个”的含义是两个或两个以上。

此外，本申请中，“左”、“右”、“上”、“下”等方位术语是相对于附图中的部件示意置放的方位来定义的，应当理解到，这些方向性术语是相对的概念，它们用于相对于的描述和澄清，其可以根据附图中部件所放置的方位的变化而相应地发生变化。

本申请的实施例提供一种半导体器件。上述半导体器件相当于半导体领域中的“集成电路”、“单片器件”，或者“微电子器件”等。

如图1a所示，半导体器件10包括第一裸芯(die)100，以及位于第一裸芯100的有源表面上的第一数字逻辑电路11、第一I/O接口101以及第二I/O接口102。需要说明的是，本申请实施例中，裸芯的有源表面是指，裸芯上用于与封装基板或者电路板电连接的表面。

第一数字逻辑电路11设置于第一裸芯100的有源表面上。该第一数字逻辑电路11用于输出、接收或处理逻辑信号，从而可以使得上述半导体器件10能够实现数字逻辑功能。

在第一裸芯100的有源表面上，第一I/O接口101临近有源表面的第一边140的边缘位置。

需要说明的是，第一边140为第一裸芯100的有源表面的一条轮廓边界线。本申请中以第一裸芯100的有源表面为矩形为例，上述第一边140可以为有源表面上、下、左或右边的边界线。为了方便说明，以下实施例均是以第一边140为该第一裸芯100有源表面的右边界线为例进行的说明。

该第一I/O接口101与第一数字逻辑电路11电连接。该第一I/O接口101用于将第一数字逻辑电路11输出的逻辑信号输出至半导体器件10以外的，与该半导体器件10电连接的其他器件。或者，第一I/O接口101用于接收半导体器件10以外的，与该半导体器件10电连接的其他器件输入的逻辑信号，并将该逻辑信号输入至第一数字逻辑电路11。

第一I/O接口101中，如图1b所示，设置有至少一个第一信号凸块(bump)111、至少一个第一电源凸块121，以及至少一个第一接地凸块131。

其中，第一信号凸块111与第一数字逻辑电路11电连接，用于与第一数字逻辑电路11之间实现逻辑信号的传输。

第一电源凸块121用于接收电源信号。第一接地凸块131用于接收接地信号。在电源信号和接地信号的作用下，可以使得第一I/O接口101处于工作状态，从而通过第一信号凸块111传输逻辑信号。

此外，第二I/O接口102与第一数字逻辑电路11电连接，且第二I/O接口102位于第一I/O接口101与第一边140之间。

第二I/O接口102中，如图1b所示，设置有至少一个第二信号凸块112、至少一个第二电源凸块122，以及至少一个第二接地凸块132。

同理可得，第二信号凸块112与第一数字逻辑电路11电连接，用于与第一数字逻辑电路11之间实现逻辑信号的传输。

第二电源凸块122用于接收电源信号。第二接地凸块132用于接收接地信号。在电源信号和接地信号的作用下，可以使得第二I/O接口102处于工作状态，从而通过第二信号凸块112传输逻辑信号。

需要说明的是，上述各个凸块的一端与半导体器件10上的焊盘(pad)一一电连接，另一端用于在封装过程中与封装基板相连接，从而通过上述凸块可以实现半导体器件10与其所电连接的封装基板之间的信号传输。

此外，图1b是对第一信号凸块111、第一电源凸块121、第一接地凸块131、第二信号凸块112、第二电源凸块122以及第二接地凸块132的排布位置的一种举例说明，本申请不对上述各种凸块的排布位置进行限定。

在此基础上，第一I/O接口101和第二I/O接口102绝缘设置。第一I/O接口101接收或发送的信号不会传输至第二I/O接口102；第二I/O接口102接收或发送的信号不会传输至第一I/O接口101。

此外，在本申请实施例中，第一I/O接口101的驱动和功耗与第二I/O接口102的驱动和功耗不同。这样一来，在采用不同的封装方式对半导体器件10进行封装时，第一I/O接口101和第二I/O接口102可以实现不同距离的信号传输。

例如，第一I/O接口101的驱动和功耗小于第二I/O接口102的驱动和功耗。在此情况下，第一I/O接口101可以用于短距离的信号传输，第二I/O接口102可以用于长距离的信号传输。

或者，又例如，第一I/O接口101的驱动和功耗大于第二I/O接口102的驱动和功耗。在此情况下，第一I/O接口101可以用于长距离的信号传输，第二I/O接口102可以用于短距离的信号传输。

以下为了方便说明，均是以第一I/O接口101的驱动和功耗小于第二I/O接口102的驱动和功耗为例进行的说明。

例如，在本申请的一些实施例中，可以采用多芯片组件(multichip module，MCM)封装技术，即多die合封技术，如图2a所示，将上述半导体器件10作为第一功能器件10_A与至少一个的第二功能器件10_B，连接与同一个封装基板上，从而形成MCM。

基于此，第一功能器件10_A与第二功能器件10_B位于同一个MCM封装结构01中。在此情况下，第一功能器件10_A与第二功能器件10_B之间信号传输距离较短，所以作为第一功能器件10_A的半导体器件10，可以采用短距离传输的第一I/O接口101与上述第二功能器件10_B电连接，以满足低功耗的信号传输要求。

在此情况下，上述半导体器件10的第一I/O接口101的输出功率可以为几百毫瓦。此时，该第一I/O接口101为低驱动低功耗类型的接口。

此外，当半导体器件10位于如图2a所示的MCM封装结构01中时，半导体器件10的第二I/O接口102处于断电，不工作的状态。

又例如，在本申请的另一些实施例中，可以采用单die封装技术，如图2b所示，将上述半导体器件10作为第一功能器件10_A，封装于一个独立的芯片封装结构02_A中。在将该芯片封装结构02_A与电路板21电连接后，该第一功能器件10_A可以通过电路板21，与该电路板21上集成的另一个芯片封装结构02B中的第三功能器件10_C进行信号传输。

基于此，由于第一功能器件10_A与第三功能器件10_C分别位于两个独立的芯片封装结构02_A和芯片封装结构02B中。在此情况下，第一功能器件10_A与第三功能器件10_C之间信号传输的距离较远，所以作为第一功能器件10_A的半导体器件10，可以采用长距离传输的第二I/O接口102与上述第三功能器件10_C电连接，以满足更高要求的信号传输。

在此情况下，上述半导体器件10的第二I/O接口102的输出功率可以为几瓦。此时，该第二I/O接口102为高驱动高功耗类型的接口。

此外，当半导体器件10位于如图2b所示的，通过单die封装技术制备的芯片封装结构02_A中时，半导体器件10的第一I/O接口101处于断电，不工作的状态。

在此情况下，本申请实施例提供的半导体器件10可以具有两种不同类型的接口，即上述用于短距离信号传输的第一I/O接口101，以及用于长距离信号传输的第二I/O接口102。

需要说明的是，本申请实施例对上述第一I/O接口101以及第二I/O接口102的结构，以及材料不进行限定，只要能够保证第一I/O接口101用于实现在MCM封装结构01中，不同半导体器件进行短距离的信号传输；第二I/O接口102用于实现在各个独立的芯片封装结构中，不同的半导体器件进行长距离的信号传输即可。

此外，第二功能器件10_B也可以具有上述第一I/O接口101和第二I/O接口102；或者，第二功能器件10_B可以只具有第一I/O接口101。

第三功能器件10_C也可以具有上述第一I/O接口101和第二I/O接口102；或者，第三功能器件1O_C可以只具有第二I/O接口102。

由上述可知，本申请实施例提供的半导体器件10具有短距离、低驱动低功耗类型的第一I/O接口101，以及长距离、高驱动高功耗类型的第二I/O接口102。在此情况下，该半导体器件20上具有较多数量和种类的接口。为了解决该半导体器件1O上接口受限的问题，本申请实施例提供一下方案。

如图3a所示，第二I/O接口102位于第一I/O接口101与第一边140之间。该第二I/O接口102与第一边140的垂直距离A2小于第一I/O接口101与第一边140的垂直距离A1。

此外，第二I/O接口102在第一边140上的垂直投影与第一I/O接口101在第一边140上的垂直投影至少存在部分重叠(重叠部分采用粗实线表示)。

在本申请的一些实施例中，如图3a所示，以第一I/O接口101和第二I/O接口102为矩形为例。

基于此，如图3a所示，第一I/O接口101沿第一方向X的边(即长边)的长度H1，大于沿第二方向Y的边(即短边)的长度D1。

需要说明的是，图3a中第一方向X为平行于第一边140的方向。所以第一方向X与第二方向Y垂直。

在此情况下，如图1b所示，第一I/O接口101中的多个第一信号凸块111、第一电源凸块121以及第一接地凸块131可以沿第一方向X排列。

此外，第二I/O接口沿第一方向X的边(即长边)的长度H2，大于沿第二方向Y的边(即短边)的长度D2。

在此情况下，如图1b所示，第二I/O接口102中的多个第二信号凸块112、第二电源凸块122以及第二接地凸块132可以沿第一方向X排列。

由上述可知，如图3a所示，第二I/O接口102位于第一I/O接口101与第一边140之间。该第二I/O接口102与第一边140的垂直距离A2小于第一I/O接口101与第一边140的垂直距离A1。此外，第二I/O接口102在第一边140上的垂直投影与第一I/O接口101在第一边140上的垂直投影至少存在部分重叠(重叠部分的长度为H2)，从而可以使得第一I/O接口101和第二I/O接口102沿第一方向X占用的长度为，第一I/O接口101在第一边140上的垂直投影的长度H1(即第一I/O接口101长边的长度)与第二I/O接口102在第一边140上的垂直投影的长度H2(第二I/O接口102即长边的长度)的和，再减去第一I/O接口101和第二I/O接口102在第一边140上垂直投影重叠部分的长度，即图3a中的H2。

在此情况下，在第一裸芯100的第一边140上，第一I/O接口101和第二I/O接口102可以共享上述重叠部分的边长(图中粗实线部分)，从而有利于减小第一裸芯片100的第一边140的长度，实现了共享半导体器件10的凸块出线资源的目的。

基于此，对于图3b所示的设置方式而言，第一I/O接口101和第二I/O接口102均靠近第一裸芯100的第一边140设置。在此情况下，第一I/O接口101和第二I/O接口102沿第一方向X占用的长度为H1+H2。在此情况下，第一边140上，第一I/O接口101和第二I/O接口102分别占用一部分边长(图中粗实线部分)，无法达到共享凸块出线资源的目的。

因此，相对于图3b所示的方案而言，本申请实施例提供的图3a所示的设置方式，第一裸芯100的第一边140的长边H3，小于图3b中，第一裸芯100的第一边140的长边H4。从而在半导体器件10的接口种类和数量增加的情况下，可以有效地减小第一裸芯100的尺寸，以在不增加半导体器件10的尺寸的前提下，容纳更多数量的I/O接口。

此外，图3a中，第一I/O接口101的短边(长度为D1的边)和第二I/O接口102的短边(长度为D2的边)，均与第一裸芯100有源表面中沿第二方向Y的边界线平行设置。从而使得在第一裸芯100有源表面中，第一I/O接口101和第二I/O接口102沿第二方向Y占用的长度为D1+D2。但是由于D1和D2分别为，第一I/O接口101的短边和第二I/O接口102的短边，所以第一I/O接口101和第二I/O接口102沿第二方向Y，占用第一裸芯100有源表面的尺寸并不大，引起半导体器件10上接口受限的问题的几率较小，可以忽略不计。

由于第一I/O接口101的长边和第二I/O接口102的短边对半导体器件的尺寸的贡献较小。因此在第一I/O接口和第二I/O接口均为矩形的情况下，第一I/O接口101的长边和第二I/O接口102长边在第一边140上具有重叠部分，从而可以更有效的减小第一裸芯片1OO的第一边140的长度，降低第一I/O接口101和第二I/O接口102的长边对半导体器件10的尺寸的贡献。

需要说明的是，第一I/O接口101和第二I/O接口102为矩形为例，第一I/O接口101和第二I/O接口102可以共享半导体器件10的凸块出线资源进行的说明。在本申请的另一些实施例中，上述第一I/O接口101和第二I/O接口102还可以为正方形，同样可以达到第一I/O接口101和第二I/O接口102可以共享半导体器件10的凸块出线资源的目的，此处不再赘述。由上述可知，第一I/O接口与第一数字逻辑电路11之间可以进行逻辑信号的传输。此外，第一数字逻辑电路11与第二I/O接口102之间也可以进行逻辑信号的传输。

然而，如图4a所示，相对于第一I/O接口101而言，第二I/O接口102更靠近第一边140。在此情况下，第二I/O接口102中的第二信号凸块112距离第一数字逻辑电路11较远，如果直接将第一数字逻辑电路11与第二信号凸块112电连接，上述逻辑信号传输过程中会产生较大的干扰、延时等不良，从而会导致第二信号凸块112上逻辑信号的时序会出现偏差，影响逻辑信号传输的准确性。

为了解决上述问题，该半导体器件10还包括如图4a所示的寄存器组14。该寄存器组14位于第一裸芯100的有源表面上。上述寄存器组14中包括多个寄存器。

此外，该寄存器组14位于第一I/O接口101与第二I/O接口102之间，且寄存器组14可以通过走线(图中未示出)与第一数字逻辑电路11，以及该第二I/O接口102中的第二信号凸块112电连接。寄存器组14用于对第一数字逻辑电路11与第二信号凸块112之间传输的逻辑信号进行缓存。

这样一来，可以利用上述寄存器组14中各个寄存器自身时序逻辑的设计，实现打拍寄存的功能，使得寄存器组14在打拍过程中，可以将第一数字逻辑电路11的逻辑信号，与第二I/O接口102中的第二信号凸块112上的逻辑信号保持同步，提高逻辑信号传输的准确性。

需要说明的是，上述第一裸芯100的有源表面上，除了在第一I/O接口101远离第二I/O接口102的一侧设置有上述第一数字逻辑电路11以外，还可以根据半导体器件10功能的需要，在其余位置，例如如图4b所示，在第一I/O接口101、第二I/O接口102的上方、下方设置与第一数字逻辑电路11电连接的辅助数字逻辑电路。

此外，在第一I/O接口101、第二I/O接口102为矩形，且沿第一方向X的尺寸较长时，辅助数字逻辑电路距离该第一I/O接口101或第二I/O接口102中间位置的信号凸块的距离较远，所以在第一I/O接口101、第二I/O接口102的上方、下方设置上述辅助数字逻辑电路时，仍然需要保留第一I/O接口101、第二I/O接口102之间的寄存器。

以下为了方便说明，以下附图中将不再画出辅助数字逻辑电路。

在此基础上，为了向上述第一数字逻辑电路11和寄存器组14提供工作电压，且保证该工作电压的稳定性，可以采用电源平面与接地平面。

例如，如图5a所示，上述第一裸芯100还包括用于向第一数字逻辑电路11提供电源信号的第一数字电源平面301，以及用于向第一数字逻辑电路11提供接地信号的第一数字接地平面311。

需要说明的是，以下为了方便说明，附图中将电源平面和数字平面，简称为电源/数字平面。

如图5b所示的第一数字逻辑电路11位于上述第一数字电源平面301内。

沿图5b中的O-O对第一裸芯100进行剖切，得到的剖视图如图5c所示。由图5c可以看出，第一数字接地平面311与第一数字电源平面301层叠设置。

并且，第一数字电源平面301与第一数字接地平面311之间设置有至少一层绝缘层30，以使得第一数字电源平面301与第一数字接地平面之间能够实现绝缘设置。

在此基础上，为了使得第一数字逻辑电路11与上述第一数字电源平面301和第一数字接地平面311电连接，如图5c所示，上述第一裸芯100还包括设置于绝缘层30上的导通孔(via hole)31。从而能够使得第一数字逻辑电路11通过不同的导通孔31分别与第一数字电源平面301和第一数字接地平面311电连接。

此外，为了使得寄存器组14能够正常工作，如图5a所示，上述第一裸芯100还包括用于向寄存器组14提供电源信号的第二数字电源平面302，以及用于向寄存器组14提供接地信号的第二数字接地平面312。

如图5b所示的寄存器组14位于上述第一数字电源平面301内。

沿图5b中的O-O对第一裸芯100进行剖切，得到的剖视图如图5c所示。由图5c可以看出，第二数字接地平面312与第二数字电源平面302层叠设置。并且，第二数字电源平面302与第二数字接地平面312之间通过至少一层绝缘层30实现绝缘设置。

寄存器组14通过不同的导通孔31分别与第二数字电源平面302与第二数字接地平面312电连接。

此外，为了使得半导体器件10的第一I/O接口101能够正常工作，如图5a所示，该第一裸芯100还包括用于向第一I/O接口101提供电源信号的第一接口电源平面401，以及用于向第一I/O接口101提供接地信号的第一接口接地平面411。

如图5b所示的第一I/O接口101位于上述第一接口电源平面401。

沿图5b中的O-O对第一裸芯100进行剖切，得到的剖视图如图5c所示。由图5c可以看出，第一接口接地平面411与第一接口电源平面401层叠设置。并且，第一接口接地平面411与第一接口电源平面401之间通过至少一层绝缘层30实现绝缘设置。

第一I/O接口101通过不同的导通孔31分别与第一接口接地平面411与第一接口电源平面401电连接。

如图5d所示，在第一I/O接口101中设置有上述第一电源凸块121、第一接地凸块131的情况下，一个第一电源凸块121通过一个导通孔31，与第一接口电源平面401电连接，从而使得第一接口电源平面401能够通过第一电源凸块121向第一I/O接口101提供电源信号。

第一I/O接口101中的一个第一接地凸块131通过一个导通孔31，与第一接口接地平面411电连接，从而使得第一接口接地平面411能够通过第一接地凸块131向第一I/O接口101提供接地信号。

此外，为了使得半导体器件10的第二I/O接口102能够正常工作，如图5a所示，该第一裸芯100还包括用于向第二I/O接口102提供电源信号的第二接口电源平面402，以及用于向第二I/O接口102提供接地信号的第二接口接地平面412。

如图5b所示的第二I/O接口102位于上述第二接口电源平面402内。

沿图5b中的O-O对第一裸芯100进行剖切，得到的剖视图如图5c所示。由图5c可以看出，第二接口接地平面412与第二接口电源平面402层叠设置。并且，第二接口接地平面412与第二接口电源平面402之间通过至少一层绝缘层30实现绝缘设置。

第二I/O接口102通过不同的导通孔31分别与第二接口接地平面412与第二接口电源平面402电连接。

如图5d所示，在第二I/O接口102包括上述第二电源凸块122、第二接地凸块132的情况下，一个第二电源凸块122通过一个导通孔31，与第二接口电源平面402电连接，从而使得第二接口电源平面402能够通过第二电源凸块122向第二I/O接口102提供电源信号。

第二I/O接口102中的一个第二接地凸块132通过一个导通孔31，与第二接口接地平面412电连接，从而使得第二接口接地平面412能够通过第二接地凸块132向第二I/O接口102提供接地信号。

由上述可知，当对半导体器件10进行封装后，在不同类型的封装结构中，例如上述MCM封装结构，以及单die封装结构中，该半导体器件10上的第一I/O接口101和第二I/O接口102不会同时使用。并且，第一I/O接口101和第二I/O接口102绝缘设置。

在此基础上，当上述第一I/O接口101和第二I/O接口102为对信号干扰较为敏感的高速模拟接口时，为了减小第一I/O接口101和第二I/O接口102接收的电源或接地信号时受到串扰的几率，本申请实施例提供以下实施方案。

示例一

本示例中，对第一I/O接口101和第二I/O接口102所电连接的电源平面和接地平面进行隔离。

例如，如图5c所示，将第一接口电源平面401和第二接口电源平面402间隔开，使得第一接口电源平面401和第二接口电源平面402隔离设置。

这样一来，可以通过不同的电源平面向第一I/O接口101的第一电源凸块121，以及第二I/O接口102的第二电源凸块122分别提供独立的电源信号，避免电源信号之间产生干扰。

此外，将第一接口接地平面411和第二接口接地平面412隔离，从而采用不同的接地平面，向第一I/O接口101中的第一接地凸块131，和第二I/O接口102中的第二接地凸块132分别提供独立的接地信号。

示例二

本示例中，对图5b中相邻设置的第一数字逻辑电路11与第一I/O接口101，各自所电连接的电源平面和接地平面进行隔离。

例如，如图5c所示，将第一数字电源平面301与第一接口电源平面401间隔开(图5c中具有间距L1)。使得第一数字电源平面301与第一接口电源平面401隔离设置。

这样一来，可以通过不同的电源平面向第一数字电源平面301与第一接口电源平面401中的第一电源凸块121分别提供独立的电源信号。

此外，如图5c所示，将第一数字接地平面311与第一接口接地平面411隔离设置。从而采用不同的接地平面向第一数字逻辑电路11与第一I/O接口101中的第一接地凸块131分别提供独立的接地信号。

示例三

本示例中，对图5b中相邻设置的第一I/O接口101与寄存器组14，各自所电连接的电源平面和接地平面进行隔离。

例如，如图5c所示，将第一接口电源平面401与第二数字电源平面302间隔开(图5c中具有间距L2)。使得第一接口电源平面401与第二数字电源平面302隔离设置，以通过不同的电源平面分别向第一I/O接口101中的第一电源凸块121和寄存器组14分别提供独立的电源信号。

此外，将第一接口接地平面411与第二数字接地平面312间隔开，以采用上述方式使得第一接口接地平面411与第二数字接地平面312隔离设置。从而采用不同的接地平面向第一I/O接口101中的第一接地凸块131，以及寄存器组14分别提供独立的接地信号。

示例四

本示例中，对图5b中相邻设置的寄存器组14与第二I/O接口102，各自所电连接的电源平面和接地平面进行隔离。

例如，如图5c所示，将第二数字电源平面302与第二接口电源平面402隔离开(图5c中具有间距L3)，从而实现第二数字电源平面302与第二接口电源平面402的隔离设置。从而通过不同的电源平面分别向寄存器组14和第二I/O接口102中的第二电源凸块122分别提供独立的电源信号。

此外，将第二数字接地平面312与第二接口接地平面412间隔开，以采用上述方式使得第二数字接地平面312与第二接口接地平面412隔离设置。从而采用不同的接地平面向寄存器组14，以及第二I/O接口102中的第二接地凸块132分别提供独立的接地信号。

需要说明的是，本申请对上述示例二中的间距L1、示例三中的间距L2以及示例四中的间距L3的数值不进行限定，可以在满足半导体器件10外形尺寸要求的前提下，上述间距越大，信号抗干扰的效果越好。示例的，上述间距可以设置在100μm左右。

示例五

本示例中，虽然如图5b中第一数字逻辑电路11和第二I/O接口102未相邻设置，其两者之间还设置有第一I/O接口101和寄存器组14。但是为了进一步提高信号的抗干扰能力，对第一数字逻辑电路11和第二I/O接口102各自所电连接的电源平面和接地平面进行隔离。

例如，如图5c所示，将第一数字电源平面301与第二接口电源平面402隔离开，避免其电连接，从而实现第一数字电源平面301与第二接口电源平面402的隔离设置。从而通过不同的电源平面分别向第一数字逻辑电路11和第二I/O接口102中的第二电源凸块122分别提供独立的电源信号。

此外，将第一数字接地平面311与第二接口接地平面412间隔开，以采用上述方式使得第一数字接地平面311与第二接口接地平面412隔离设置。从而采用不同的接地平面向第一数字逻辑电路11，以及第二I/O接口102中的第二接地凸块132分别提供独立的接地信号。

综上所述，通过实例一至实例五的设置方式，可以使得用于向第一I/O接口101提供电源信号的第一接口电源平面301，与该半导体器件10有源表面上其余电子器件，例如数字逻辑电路，或模拟接口所电连接的电源平面处于非电连接的隔离状态。

此外，还可以使得用于向第一I/O接口101提供接地信号的第一接口接地平面311，与该半导体器件1O有源表面上其余电子器件，例如数字逻辑电路，或模拟接口所电连接的接地平面处于非电连接的隔离状态。

同理，可以使得用于向第二I/O接口102提供电源信号的第二接口电源平面302，与该半导体器件10有源表面上其余电子器件，例如数字逻辑电路，或模拟接口所电连接的电源平面处于非电连接的隔离状态。

此外，还可以使得用于向第二I/O接口102提供接地信号的第二接口接地平面312，与该半导体器件10有源表面上其余电子器件，例如数字逻辑电路，或模拟接口所电连接的接地平面处于非电连接的隔离状态。

这样一来，可以减小第一I/O接口101和第二I/O接口102接收到的电源信号(或接地信号)之间产生干扰的几率。当第一I/O接口101和第二I/O接口102为对信号干扰较敏感的高速模拟接口时，采用上述隔离方式，可以获得良好的抗干扰的效果。

本申请实施例提供一种芯片封装结构02，如图6a或图6b所示，包括第一封装基板51、第一塑封层61以及设置于第一封装基板51上的第一功能器件10_A。

第一封装基板51和第一塑封层61之间形成第一容纳腔62。该第一功能器件10_A设置于第一容纳腔62内。

构成上述第一塑封层61的材料可以为模塑料。

该第一功能器件10_A为上述任意一种半导体器件10。该芯片封装结构02具有与前述实施例提供的半导体器件10相同的技术效果，此处不再赘述。

其中，图6a为采用上述单die封装工艺，形成的芯片封装结构02。该芯片封装结构02中封装有一个半导体器件，即上述第一功能器件10_A。

图6b为采用MCM封装工艺，形成的芯片封装结构02。该芯片封装结构02中，除了设置于第一封装基板51上的第一功能器件10_A以外，还包括设置于第一封装基板51上，且设置于第一容纳腔62内的第二功能器件10_B。

该第二功能器件1O_B，如图7所示，包括第二裸芯200，以及位于第二裸芯200有源表面上的第三I/O接口103。

该第三I/O接口103中设置有至少一个第三信号凸块113、至少一个第三电源凸块123以及至少一个第三接地凸块133。

该第二功能器件10_B如图7所示，还包括第二数字逻辑电路12。该第二数字逻辑电路12与第二功能器件的第三I/O接口103中的第三信号凸块113电连接，用于向第三信号凸块113提供逻辑信号。

同上所述，第二数字逻辑电路12所电连接的电源/接地平面，与第三I/O接口103所电连接的电源/接地平面可以隔离设置。

在此情况下，为了使得位于同一芯片封装结构02中的，第一功能器件10_A与第二功能器件10_B能够实现信号传输，如图6b所示，第一功能器件10_A的第一I/O接口101中的一个第一信号凸块111通过设置于第一封装基板51中的导通孔31，以及金属线50，与第二功能器件10_B的第三I/O接口103中一个第三信号凸块113电连接。

在第一功能器件10_A通过第一I/O接口101与第二功能器件10_B的第三I/O接口103进行信号传输的情况下，如图6b所示，上述第二功能器件10_B的第三I/O接口103中的第三电源凸块123、第一功能器件10_A的第一I/O接口101中的第一电源凸块121通过第一封装基板51内的导通孔31与该第一封装基板51上的同一电源平面501电连接。

上述第二功能器件10_B的第三I/O接口103中的第三接地凸块133、第一功能器件10_A的第一I/O接口101中的第一接地凸块131，通过第一封装基板51中的导通孔31与第一封装基板51上的同一接地平面502电连接。

此外，由于第一功能器件10_A通过第一I/O接口101与第二功能器件10_B的第三I/O接口103进行信号传输，因此第一功能器件10_A上用于长距离传输的第二I/O接口102处于断电、不工作的状态。

在此情况下，可以将第一功能器件10_A的第二I/O接口102中的第二信号凸块112、第二电源凸块122悬空，即不与第一封装基板51电连接(图6b中，采用带斜杠的圆圈表示悬空的凸块)。

或者，将第一功能器件10_A的第二I/O接口102中的第二信号凸块112、第二电源凸块122在第一封装基板51上进行接地处理。从而使得第一功能器件10_A的第二I/O接口102上无法传输信号。

需要说明的是，上述是以第二功能器件10_B为如图7所示的结构为例进行的说明。在本申请的另一些实施例中，第二功能器件10_B也可以采用同时具有第一I/O接口101和第二I/O接口102的半导体器件10的结构。

在此情况下，可以将第一功能器件10_A的第一I/O接口101与第二功能器件10_B的第一I/O接口101电连接，而第一功能器件10_A的第二I/O接口102和第二功能器件10_B的第二I/O接口102中的部分凸块，同上所述采用上述悬空或接地处理，使其处于不工作的状态，此处不再赘述。

本申请实施例提供一种电子设备03，如图8a或图8b所示，包括第一封装基板51、第一塑封层61、设置于第一封装基板51上的第一功能器件10_A以及电路板21。

第一封装基板51和第一塑封层61之间形成第一容纳腔62，第一功能器件10_A设置于第一容纳腔61内。

第一功能器件10_A通过第一封装基板51内的导通孔31(图8b所示)与电路板21电连接。

该第一功能器件10_A为上述任意一种半导体器件10。该电子设备03具有与前述实施例提供的半导体器件10相同的技术效果，此处不再赘述。

此外，在本申请的另一些实施例中，如图8b所示，上述电子设备03还包括第二封装基板52、第二塑封层63、设置于第二封装基板52上的第三功能器件10_C。

第二封装基板52与第一封装基板51位于电路板21的同一侧。

第二封装基板52和第二塑封层63之间形成第二容纳腔64，第三功能器件10_C设置于第二容纳腔64内。构成上述第二塑封层63的材料可以为模塑料。

第三功能器件10_C通过第二封装基板52内的导通孔31与电路板21电连接。

如图9所示，第三功能器件10_C包括第三裸芯300，以及位于第三裸芯300有源表面上的第四I/O接口104。

该第四I/O接口104中设置有至少一个第四信号凸块114、至少一个第四电源凸块124以及至少一个第四接地凸块134。

该第三功能器件10_C如图9所示，还包括第三数字逻辑电路13。该第三数字逻辑电路13与第四I/O接口104中的第四信号凸块114电连接，用于向该第四信号凸块114提供逻辑信号。

同上所述，第三数字逻辑电路13所电连接的电源/接地平面，与第四I/O接口104所电连接的电源/接地平面隔离设置。

在此情况下，为了使得该电子设备03中，位于芯片封装结构02_A中的第一功能器件10_A，与位于芯片封装结构02B中的第三功能器件10_C能够实现信号传输，如图8b所示，第一功能器件10_A的第二I/O接口102中的第二信号凸块112与第一封装基板51电连接，第三功能器件10_C的第一I/O接口104中的第四信号凸块114与第二封装基板52电连接。

此外，第一封装基板51和第二封装基板52通过焊球(ball)53与电路板21电连接。

在此情况下，第一封装基板51通过设置于电路板21中的导通孔31和金属线50，与第二封装基板52电连接。从而使得第一功能器件10_A的第二I/O接口102中的一个第二信号凸块112通过第一封装基板51中的导通孔31，以及电路板21中的金属线50，与设置于第二封装基板52上的第三功能器件10_C的第一I/O接口104中的第四信号凸块114电连接。

在第一功能器件10_A通过第二I/O接口102与第三功能器件10_C的第四I/O接口104进行信号传输的情况下，第一功能器件10_A的第二I/O接口102中的第二电源凸块122通过第一封装基板51中的导通孔31、第三功能器件10_C的第一I/O接口104中的第四电源凸块124通过第二封装基板52中的导通孔31分别与电路板21上的同一电源平面501电连接。

第一功能器件10_A的第二I/O接口102中的第二接地凸块132通过第一封装基板51中的导通孔31、第三功能器件10_C的第四I/O接口104中第四接地凸块134通过第二封装基板52中的导通孔分别与电路板21上的同一接地平面502电连接。

此外，由于第一功能器件10_A通过第二I/O接口102与第三功能器件10_C的第四I/O接口104进行信号传输，因此第一功能器件10_A上用于短距离传输的第一I/O接口101处于不工作的状态。

在此情况下，将第一功能器件10_A的第一I/O接口101中的第一信号凸块111、第一电源凸块121悬空，即不与第一封装基板51电连接(图6b中，采用带斜杠的圆圈表示悬空的凸块)。

或者，将第一功能器件10_A的第一I/O接口101中的第一信号凸块111、第一电源凸块121在第一封装基板51上进行接地处理。从而使得第一功能器件10_A的第一I/O接口101上无法传输信号。

需要说明的是，上述是以第三功能器件10_C为如图9所示的结构为例进行的说明。在本申请的另一些实施例中，第三功能器件10_C也可以采用同时具有第一I/O接口101和第二I/O接口102的如上所述的半导体器件10的结构。

在此情况下，可以将第一功能器件10_A的第二I/O接口102与第三功能器件10_C的第二I/O接口102电连接，而第一功能器件10_A的第一I/O接口101和第三功能器件10_C的第一I/O接口101中的部分凸块，同上所述采用上述悬空或接地处理，使其处于不工作的状态，此处不再赘述。

以上所述，仅为本申请的具体实施方式，但本申请的保护范围并不局限于此，任何熟悉本技术领域的技术人员在本申请揭露的技术范围内，可轻易想到变化或替换，都应涵盖在本申请的保护范围之内。因此，本申请的保护范围应以所述权利要求的保护范围为准。

Claims (16)

1.一种半导体器件，其特征在于，包括：

第一裸芯；

第一数字逻辑电路，设置于所述第一裸芯的有源表面上；

第一输入/输出I/O接口，设置于所述有源表面上临近所述有源表面的第一边的边缘位置；所述第一I/O接口与所述第一数字逻辑电路电连接；

第二I/O接口，设置于所述有源表面上，所述第二I/O接口与所述第一数字逻辑电路电连接，且所述第二I/O接口位于所述第一I/O接口与所述第一边之间；所述第二I/O接口与所述第一边的垂直距离小于所述第一I/O接口与所述第一边的垂直距离，且所述第二I/O接口在所述第一边上的垂直投影与所述第一I/O接口在所述第一边上的垂直投影至少存在部分重叠；

所述第一I/O接口与所述第二I/O接口绝缘，且所述第一I/O接口的驱动和功耗与所述第二I/O接口的驱动和功耗不同。

2.根据权利要求1所述的半导体器件，其特征在于，所述第一I/O接口中设置有至少一个第一信号凸块；所述第二I/O接口中设置有至少一个第二信号凸块；

所述第一数字逻辑电路与所述第一信号凸块电连接；

所述半导体器件还包括寄存器组；

所述寄存器组位于所述第一裸芯的所述有源表面上，且在所述第一I/O接口与所述第二I/O接口之间；

所述寄存器组与所述第一数字逻辑电路、所述第二信号凸块电连接，用于对所述第一数字逻辑电路与所述第二信号凸块之间传输的逻辑信号进行缓存。

3.根据权利要求1所述的半导体器件，其特征在于，

所述第一I/O接口为矩形，且所述第一I/O接口的长边平行于所述第一边；

所述第二I/O接口为矩形，且所述第二I/O接口的长边平行于所述第一边。

4.根据权利要求2所述的半导体器件，其特征在于，所述第一裸芯还包括：

第一数字电源平面；所述第一数字逻辑电路位于所述第一数字电源平面内，且与所述第一数字电源平面电连接；

第一数字接地平面，与所述第一数字电源平面层叠、绝缘设置，且与所述第一数字逻辑电路电连接；

第二数字电源平面；所述寄存器组位于所述第二数字电源平面内，且与所述第二数字电源平面电连接；

第二数字接地平面，与所述第二数字电源平面层叠、绝缘设置，且与所述寄存器组电连接。

5.根据权利要求1-4任一项所述的半导体器件，其特征在于，所述第一I/O接口中设置有至少一个第一电源凸块；所述第二I/O接口中设置有至少一个第二电源凸块；

所述第一裸芯还包括：

第一接口电源平面；所述第一I/O接口位于所述第一接口电源平面内，且所述第一电源凸块与所述第一接口电源平面电连接；

第二接口电源平面，所述第二I/O接口位于所述第二接口电源平面内，且所述第二电源凸块与所述第二接口电源平面电连接；

其中，所述第一接口电源平面和所述第二接口电源平面隔离。

6.根据权利要求5所述的半导体器件，其特征在于，所述第一I/O接口中设置有至少一个第一接地凸块；所述第二I/O接口中设置有至少一个第二接地凸块；

所述第一裸芯还包括：

第一接口接地平面，与所述第一接口电源平面层叠、绝缘设置，且与所述第一接地凸块电连接；

第二接口接地平面，在所述第二接口电源平面层叠、绝缘设置，且与所述第二接地凸块电连接；

其中，所述第一接口接地平面和所述第二接口接地平面隔离。

7.根据权利要求5所述的半导体器件，其特征在于，所述第一裸芯还包括第一数字电源平面以及第二数字电源平面；

所述第一数字电源平面与所述第一接口电源平面隔离；

所述第二数字电源平面与所述第一接口电源平面隔离；

所述第一数字电源平面与所述第二接口电源平面隔离；

所述第二数字电源平面与所述第二接口电源平面隔离。

8.根据权利要求6所述的半导体器件，其特征在于，所述第一裸芯还包括第一数字接地平面以及第二数字接地平面；

所述第一数字接地平面与所述第一接口接地平面隔离；

所述第二数字接地平面与所述第一接口接地平面隔离；

所述第一数字接地平面与所述第二接口接地平面隔离；

所述第二数字接地平面与所述第二接口接地平面隔离。

9.一种芯片封装结构，其特征在于，包括第一封装基板、第一塑封层以及设置于所述第一封装基板上的第一功能器件；

所述第一封装基板和所述第一塑封层之间形成第一容纳腔，所述第一功能器件设置于所述第一容纳腔内；

所述第一功能器件为如权利要求1-8任一项所述的半导体器件。

10.根据权利要求9所述的芯片封装结构，其特征在于，所述芯片封装结构还包括设置于所述第一封装基板上，且设置于所述第一容纳腔内的第二功能器件；

所述第二功能器件包括第二裸芯，以及位于所述第二裸芯有源表面上的第三I/O接口；

所述第三I/O接口中设置有至少一个第三信号凸块、至少一个第三电源凸块以及至少一个第三接地凸块；

所述第一功能器件的第一I/O接口中的一个第一信号凸块，通过所述第一封装基板与所述第二功能器件的第三I/O接口中的一个所述第三信号凸块电连接。

11.根据权利要求10所述的芯片封装结构，其特征在于，

所述第二功能器件的第三I/O接口中的所述第三电源凸块、所述第一功能器件的第一I/O接口中的第一电源凸块与所述第一封装基板上的同一电源平面电连接；

所述第二功能器件的第三I/O接口中的所述第三接地凸块、所述第一功能器件的第一I/O接口中的第一接地凸块与所述第一封装基板上的同一接地平面电连接。

12.根据权利要求10或11所述的芯片封装结构，其特征在于，

所述第一功能器件的第二I/O接口中的第二信号凸块、第二电源凸块悬空；

或者，所述第一功能器件的第二I/O接口中的所述第二信号凸块、所述第二电源凸块接地。

13.一种电子设备，其特征在于，包括第一封装基板、第一塑封层、设置于所述第一封装基板上的第一功能器件以及电路板；

所述第一封装基板和所述第一塑封层之间形成第一容纳腔，所述第一功能器件设置于所述第一容纳腔内；

所述第一功能器件通过所述第一封装基板内的导通孔与所述电路板电连接；

所述第一功能器件为如权利要求1-8任一项所述的半导体器件。

14.根据权利要求13所述的电子设备，其特征在于，所述电子设备还包括第二封装基板、第二塑封层、设置于所述第二封装基板上的第三功能器件；

所述第二封装基板与所述第一封装基板位于所述电路板的同一侧；

所述第二封装基板和所述第二塑封层之间形成第二容纳腔，所述第三功能器件设置于所述第二容纳腔内；

所述第三功能器件通过所述第二封装基板内的导通孔与所述电路板电连接；

所述第三功能器件包括第三裸芯，以及位于所述第三裸芯有源表面上的第四I/O接口；

所述第四I/O接口中设置有至少一个第四信号凸块、至少一个第四电源凸块以及至少一个第四接地凸块；

所述第一功能器件的第二I/O接口中的第二信号凸块与所述第一封装基板电连接；所述第三功能器件的第四I/O接口中的所述第四信号凸块与所述第二封装基板电连接。

15.根据权利要求14所述的电子设备，其特征在于，

所述第一功能器件的第二I/O接口中的第二电源凸块通过所述第一封装基板内的导通孔、所述第三功能器件的第四I/O接口中的所述第四电源凸块通过所述第二封装基板内的导通孔分别与所述电路板上的同一电源平面电连接；

所述第一功能器件的第二I/O接口中的第二接地凸块通过所述第一封装基板内的导通孔、所述第三功能器件的第四I/O接口中的所述第四接地凸块通过所述第二封装基板内的导通孔分别与所述电路板上的同一接地平面电连接。

16.根据权利要求14或15所述的电子设备，其特征在于，

所述第一功能器件的第一I/O接口中的第一信号凸块、第一电源凸块悬空；

或者，所述第一功能器件的第一I/O接口中的所述第一信号凸块、所述第一电源凸块接地。