JP2002164507A - 半導体装置 - Google Patents

半導体装置

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JP2002164507A
JP2002164507A JP2000356673A JP2000356673A JP2002164507A JP 2002164507 A JP2002164507 A JP 2002164507A JP 2000356673 A JP2000356673 A JP 2000356673A JP 2000356673 A JP2000356673 A JP 2000356673A JP 2002164507 A JP2002164507 A JP 2002164507A
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semiconductor chip
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Takeshi Ikeda
毅 池田
Hiroshi Miyagi
弘 宮城
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NSC Co Ltd
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Nigata Semitsu Co Ltd
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    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
    • H03M9/00—Parallel/series conversion or vice versa

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  • Engineering & Computer Science (AREA)
  • Theoretical Computer Science (AREA)
  • Semiconductor Integrated Circuits (AREA)

Abstract

(57)【要約】 【課題】 半導体チップ内外の配線や、半導体チップに
必要な電極パッド数を削減し、チップの有効面積の割合
を大きくできるようにするとともに、テスト作業を簡略
化できるようにする。 【解決手段】 シリアルデータとパラレルデータとを相
互に変換するシリアル／パラレル変換部４-1，４-2を半
導体チップ１内の各機能ブロック２-1，２-2に備え、各
機能ブロック２-1，２-2間のデータ入出力をシリアルデ
ータで行うようにすることにより、シリアルデータの伝
送に必要な数だけ配線を設ければ良いようにして、チッ
プ内の配線数を削減できるようにする。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は半導体装置に関し、
特に、複数の機能ブロックを内部論理回路として備えた
半導体チップから成る半導体装置、あるいは、複数の半
導体チップまたは半導体チップと他の電子回路とが近距
離間に配置された半導体装置などに用いて好適なもので
ある。
【０００２】
【従来の技術】システムＬＳＩに代表される近年の半導
体集積回路は、複数の機能ブロックを１チップ上に実装
して構成されることが多い。ここで言う機能とは、例え
ば１つの半導体チップで実現しようとする処理全体を、
まとまりのある小さな機能単位で分割したものである。
【０００３】また、このような半導体チップを基板上に
実装する形態には、大きく分けて２つの形態がある。第
１の形態は、半導体チップを半導体パッケージにアセン
ブリし、当該半導体パッケージのリードフレームを介し
て電子機器やモジュールの基板にはんだ等により搭載す
る形態である。第２の形態は、半導体チップを半導体パ
ッケージに収納することなく、電子機器のマザーボード
本体やモジュール基板等にはんだ等により直接搭載する
形態である。
【０００４】上記第２の形態は、ＣＯＢ（chip on boar
d）と呼ばれる実装形態である。このＣＯＢでは、ワイ
ヤボンド接続技術、ＴＡＢ（tape automated bonding）
接続技術、あるいはフリップチップ接続技術を用いて、
半導体チップと基板上の回路パターンとが電気的に接続
される。何れの接続技術においても、半導体チップ表面
の電極パッドと、基板上に形成された回路パターンの電
極パッドあるいはテープキャリア上に形成された複数リ
ードの一端とが電気的に接続される。
【０００５】
【発明が解決しようとする課題】複数の機能ブロックを
有する従来の半導体チップは、各機能ブロック間でデジ
タルデータを高速にやり取りするために、複数の配線に
よってデジタルデータをパラレルにて伝送するように成
されている。そのため、半導体チップ内には、複数の機
能ブロック間に多くの配線が設けられる。
【０００６】そのため、論理回路そのものではない配線
が半導体チップ内で非常に多くの面積をとってしまい、
それだけ半導体チップのサイズが大きくなってしまうと
いう問題があった。最近では、半導体チップのサイズを
小さくするために、個々の配線の線幅や配線間ピッチを
細くする試みも行われているが、これによる微細化には
限界がある。
【０００７】また、従来のＣＯＢによる半導体チップ
は、基板上の回路パターンを介して外部の電子回路ある
いは他の半導体チップとデジタルデータを高速にやり取
りするために、複数の電極パッドを介してデジタルデー
タをパラレルにて伝送するように成されている。そのた
め、半導体チップには多くの電極パッドが設けられる。
【０００８】しかしながら、電極パッドは半導体チップ
の入出力端子の役割を持つに過ぎないが、１つ１つは比
較的大きな面積を必要とする。よって、半導体チップの
本来の機能とは関係のない電極パッドが多く設けられる
ことによって、半導体チップのサイズが大きくなってし
まうという問題があった。
【０００９】また、半導体チップに電極パッドを設ける
場合は、外部から与えられる静電気や雑音によって半導
体チップ内の集積回路が破壊されないように、個々の電
極パッドに対して保護回路が設けられることが多い。と
ころが、この場合は、半導体チップ内で必要な機能を実
現する集積回路部分の面積に対して、電極パッドや保護
回路を含むチップ周辺におけるバッファ領域の面積の割
合が非常に大きくなってしまい、チップ全体の面積を有
効に活用できていないという問題があった。
【００１０】また、デジタルデータをパラレルにて伝送
するために、半導体チップと外部の電子回路あるいは他
の半導体チップとの間の配線も複数必要になって非常に
複雑になり、ＣＯＢの基板面積の縮小などを図る上でネ
ックとなっていた。
【００１１】さらに、従来の半導体チップには多くの電
極パッドがあるため、製造した半導体チップについてテ
ストを行う場合には、ウェーハチップの全てのパッド電
極上にプローブ針を当ててテストを行う必要がある。そ
のため、テスト作業が煩雑になるとともに、テスト時間
が非常に長くなってしまうという問題があった。
【００１２】本発明は、このような問題を解決するため
に成されたものであり、半導体チップ内外の配線や、半
導体チップに必要な電極パッドの数を削減し、チップサ
イズやＣＯＢの基板サイズを小さくしたり、チップの有
効面積の割合を大きくすることができるようにするとと
もに、テスト作業を簡略化できるようにすることを目的
とする。
【００１３】
【課題を解決するための手段】本発明の半導体装置は、
半導体チップ内に複数の機能ブロックを有する半導体装
置であって、上記半導体チップは、シリアルデータとパ
ラレルデータとを相互に変換するシリアル／パラレル変
換回路を上記複数の機能ブロック毎に備え、上記複数の
機能ブロック間のデータ入出力を上記シリアルデータで
行うようにしたことを特徴とする。
【００１４】本発明の他の態様では、上記シリアル／パ
ラレル変換回路は、上記機能ブロックの動作周波数より
も高い動作周波数に従ってシリアル／パラレル変換を行
うことを特徴とする。
【００１５】本発明のその他の態様では、複数の半導体
チップ、あるいは半導体チップと他の電子回路とが同一
基板上に配置された半導体装置であって、上記半導体チ
ップは、シリアルデータとパラレルデータとを相互に変
換するシリアル／パラレル変換回路を備え、上記シリア
ルデータを上記半導体チップの外部に対して入出力する
ようにしたことを特徴とする。
【００１６】本発明のその他の態様では、上記シリアル
／パラレル変換回路は、上記半導体チップを備える電子
機器の動作周波数よりも高い動作周波数に従ってシリア
ル／パラレル変換を行うことを特徴とする。
【００１７】本発明のその他の態様では、シリアルデー
タとパラレルデータとを相互に変換するシリアル／パラ
レル変換回路を内部に備え、上記シリアルデータを外部
に対して入出力する半導体チップを有することを特徴と
する。
【００１８】本発明のその他の態様では、複数の半導体
チップ、あるいは半導体チップと他の電子回路とが同一
基板上に配置された半導体装置であって、上記半導体チ
ップは、シリアルデータとパラレルデータとを相互に変
換するシリアル／パラレル変換回路と、上記シリアル／
パラレル変換回路により変換されたシリアルデータを変
調して送信する送信回路と、上記シリアルデータの変調
信号を受信して復調し、復調したシリアルデータを上記
パラレルデータに変換するべく上記シリアル／パラレル
変換回路に出力する受信回路と、上記シリアルデータの
変調信号を送受信するためのアンテナ回路とを備え、上
記シリアルデータの変調信号を上記半導体チップの外部
に対して入出力するようにしたことを特徴とする。
【００１９】本発明のその他の態様では、シリアルデー
タとパラレルデータとを相互に変換するシリアル／パラ
レル変換回路と、上記シリアル／パラレル変換回路によ
り変換されたシリアルデータを変調して送信する送信回
路と、上記シリアルデータの変調信号を受信して復調
し、復調したシリアルデータを上記パラレルデータに変
換するべく上記シリアル／パラレル変換回路に出力する
受信回路と、上記シリアルデータの変調信号を送受信す
るためのアンテナ回路と、を内部に備えた半導体チップ
を有することを特徴とする。
【００２０】上記のように構成した本発明によれば、半
導体チップ内のある機能ブロックで処理されたパラレル
データがシリアルデータに変換されて他の機能ブロック
へと出力されることとなる。これにより、半導体チップ
内の各機能ブロック間におけるデータ入出力用の配線
は、シリアルデータの伝送に必要な数だけ設ければ良く
なり、パラレルデータのまま伝送していた従来に比べて
配線数を格段に少なくすることが可能となる。
【００２１】本発明の他の特徴によれば、半導体チップ
の内部で処理されたパラレルデータがシリアルデータに
変換されて半導体チップの外部に出力される。また、半
導体チップの外部から入力されたシリアルデータがパラ
レルデータに変換されて半導体チップの内部で処理され
ることとなる。これにより、半導体チップの電極パッド
は、シリアルデータの伝送に必要な数だけ設ければ良く
なり、パラレルデータのまま伝送していた従来に比べて
電極パッドの使用数を格段に少なくすることが可能とな
る。
【００２２】本発明のその他の特徴によれば、半導体チ
ップの内部でパラレルデータから変換されたシリアルデ
ータが更に変調されて、無線にて半導体チップの外部に
送信される。また、無線にて半導体チップの外部から受
信したシリアルデータの変調信号が復調され、更にパラ
レルデータに変換されて半導体チップの内部で処理され
ることとなる。これにより、半導体チップの外部に対す
るデータ伝送のための電極パッドは不要となり、電極パ
ッドの使用数を更に少なくすることが可能となる。
【００２３】
【発明の実施の形態】以下、本発明の一実施形態を図面
に基づいて説明する。図１は、本発明による半導体装置
を実施した第１の実施形態による半導体チップの要部構
成例を示す図である。なお、この図１は、半導体チップ
内に存在する構成要素をブロックとして表したものであ
り、回路のレイアウトや大きさを忠実に表すものではな
い。
【００２４】図１において、本実施形態の半導体チップ
１は、所望の処理を全体として実行するための回路とし
て複数の機能ブロック２-1，２-2を備えている。これら
の機能ブロック２-1，２-2は、それぞれ固有の機能を実
現するための集積回路部３-1，３-2を備えている。この
集積回路部３-1，３-2は、従来の半導体チップが備えて
いるものと同様のものであり、外部との間のデジタルデ
ータのやり取りは、パラレル形式にて行う。
【００２５】本実施形態の半導体チップ１は更に、それ
ぞれの機能ブロック２-1，２-2内にシリアル／パラレル
変換部４-1，４-2を備えている。これらのシリアル／パ
ラレル変換部４-1，４-2と上記集積回路部３-1，３-2と
の間は、パラレル形式にてデジタルデータの授受を行う
ことができるように配線されている。
【００２６】また、シリアル／パラレル変換部４-1，４
-2の間は、シリアル形式にてデジタルデータの授受を行
うことができるように配線されている。なお、図１では
シリアル／パラレル変換部４-1，４-2間の配線を１本の
み示しているが、デジタルデータ入出力用のシリアル配
線としては、実際にはデータ入力用およびデータ出力用
の配線が１本ずつ備えられる。
【００２７】シリアル／パラレル変換部４-1，４-2は、
集積回路部３-1，３-2から入力されるパラレルデータを
シリアルデータに変換して機能ブロック２-1，２-2の外
部に出力する処理を行う。また、シリアル／パラレル変
換部４-1，４-2は、機能ブロック２-1，２-2の外部から
入力されるシリアルデータをパラレルデータに変換して
集積回路部３-1，３-2に出力する処理も行う。
【００２８】シリアル／パラレル変換部４-1，４-2にて
行われるシリアル／パラレル変換の動作周波数は、集積
回路部３-1，３-2や、半導体チップ１を含む電子機器あ
るいはモジュール全体の動作周波数に比べて高い周波数
を使用する。例えば、集積回路部３-1，３-2が５００Ｍ
Ｈｚの動作周波数で動作する場合であって、集積回路部
３-1，３-2とシリアル／パラレル変換部４-1，４-2との
間のパラレル配線が１６本の場合には、８ＧＨｚ（＝１
６×５００ＭＨｚ）以上の動作周波数でシリアル／パラ
レル変換を行う。
【００２９】これによって、シリアルデータの伝送速度
をパラレルデータの伝送速度の所定倍以上とする。この
ようにすることにより、デジタルデータをシリアル形式
にて伝送した場合であっても、パラレル形式にて伝送す
る場合と同程度もしくはそれより短い時間でデータ伝送
を行うことができ、全体としての動作速度を損なうこと
がない。
【００３０】以上説明したように、第１の実施形態によ
れば、半導体チップ１の各機能ブロック２-1，２-2内に
シリアル／パラレル変換部４-1，４-2を設け、半導体チ
ップ１内における各機能ブロック２-1，２-2間のやり取
りはシリアルデータにて行うようにしたので、各機能ブ
ロック２-1，２-2間におけるデジタルデータ入出力用の
配線を格段に少なくすることができ、半導体チップ１内
の配線面積を小さく抑えることができる。
【００３１】なお、図１では２つの機能ブロック２-1，
２-2間の配線を示しているが、３つ以上の機能ブロック
を同一の半導体チップ１内に実装する場合も、個々の機
能ブロックに対してシリアル／パラレル変換部を内蔵さ
せ、各機能ブロック間のデータのやり取りはシリアルデ
ータにて行うようにする。
【００３２】次に、本発明の第２の実施形態について説
明する。図２は、本発明による半導体装置を実施した第
２の実施形態による半導体チップの要部構成例を示す図
である。なお、この図２は、半導体チップ内に存在する
構成要素をブロックとして表したものであり、回路のレ
イアウトや大きさを忠実に表すものではない。
【００３３】図２において、本実施形態の半導体チップ
１１は、所望の機能を実現するための処理を行う集積回
路部１２を備えている。この集積回路部１２は、従来の
半導体チップが備えているものと同様のものであり、回
路外部との間のデジタルデータのやり取りは、パラレル
形式にて行う。
【００３４】本実施形態の半導体チップ１１は、更にシ
リアル／パラレル変換部１３を備えている。このシリア
ル／パラレル変換部１３と上記集積回路部１２との間
は、パラレル形式でデジタルデータの授受を行うことが
できるように配線されている。上記集積回路部１２およ
びシリアル／パラレル変換部１３は、電源Ｖｃｃ用に用
意された電極パッド１４と、接地用に用意された電極パ
ッド１５とから電源の供給を受けて動作する。
【００３５】シリアル／パラレル変換部１３は、集積回
路部１２から入力されるパラレルデータをシリアルデー
タに変換し、データ入出力用の電極パッド１６に出力す
る処理を行う。また、シリアル／パラレル変換部１３
は、データ入出力用の電極パッド１６から入力されるシ
リアルデータをパラレルデータに変換し、集積回路部１
２に出力する処理も行う。
【００３６】データ入出力用の電極パッド１６は、シリ
アル／パラレル変換部１３の近傍に配置される。なお、
図２ではシリアル／パラレル変換部１３と電極パッド１
６との間の配線を１本のみ示しているが、実際にはデー
タ入力用およびデータ出力用の配線が１本ずつ備えら
れ、電極パッドも２つ存在する。
【００３７】シリアル／パラレル変換部１３にて行われ
るシリアル／パラレル変換の動作周波数は、集積回路部
１２や、半導体チップ１１を含む電子機器あるいはモジ
ュール全体の動作周波数に比べて高い周波数を使用す
る。例えば、集積回路部１２が５００ＭＨｚの動作周波
数で動作する場合であって、集積回路部１２とシリアル
／パラレル変換部１３との間のパラレル配線が１６本の
場合には、８ＧＨｚ（＝１６×５００ＭＨｚ）以上の動
作周波数でシリアル／パラレル変換を行う。
【００３８】これによって、シリアルデータの伝送速度
をパラレルデータの伝送速度の所定倍以上とする。この
ようにすることにより、デジタルデータをシリアル形式
にて伝送した場合であっても、パラレル形式にて伝送す
る場合と同程度もしくはそれより短い時間でデータ伝送
を行うことができ、全体としての動作速度を損なうこと
がない。
【００３９】図３は、上記図２に示した半導体チップ１
１を基板上に実装して構成したＣＯＢによる半導体装置
の構成例を示す図である。図３に示すように、例えば同
一のモジュール基板２１上に複数の半導体チップ１
１-1，１１-2を実装して機能モジュールを構成する場
合、個々の半導体チップ１１-1，１１-2を図２のように
構成し、シリアル／パラレル変換部１３-1，１３ -2をそ
れぞれのチップ内に内蔵させる。
【００４０】これにより、半導体チップ１１-1，１１-2
間のデータのやり取りは、シリアルデータ入出力用の電
極パッド１６-1，１６-2を介してシリアルデータで行う
ようにする。なお、ここでは２つの半導体チップ１
１-1，１１-2間の配線を示しているが、３つ以上の半導
体チップ１１を同一基板２１上に実装する場合も、個々
の半導体チップ１１に対してシリアル／パラレル変換部
１３を内蔵させ、各半導体チップ１１間のデータのやり
取りはシリアルデータにて行うようにする。
【００４１】また、半導体チップ１１-1，１１-2と同一
のモジュール基板２１上に半導体チップ以外の電子回路
を実装する場合にも、その電子回路に対してシリアル／
パラレル変換部１３に相当する構成を内蔵させる。そし
て、半導体チップ１１-1，１１-2と電子回路との間のデ
ータのやり取りもシリアルデータにて行うようにする。
【００４２】以上説明したように、第２の実施形態によ
れば、半導体チップ１１内にシリアル／パラレル変換部
１３を設け、半導体チップ１１とその外部回路とのやり
取りはシリアルデータにて行うようにしたので、デジタ
ルデータ入出力用の電極パッドとしては、電源供給用の
電極パッド１４，１５の他にはシリアルデータ入出力用
の電極パッド１６を設けるだけで済み、電極パッドの使
用数を格段に少なくすることができる。
【００４３】これにより、半導体チップ１１のサイズを
小さくすることができる。または、従来電極パッドとし
て使用していたチップ周辺のバッファ領域を集積回路の
ための領域として有効に活用することができ、同じチッ
プサイズで集積度を向上させることもできる。特に、半
導体チップでは個々の電極パッドに対して保護回路が設
けられることが通常であるため、電極パッドと共に保護
回路の数も削減することができ、チップ内で集積回路の
ために使用可能な有効面積を大きくとることができるよ
うになる。
【００４４】また、本実施形態の半導体チップ１１と外
部の電子回路あるいは他の半導体チップとの間の配線
は、シリアルデータの伝送に必要な少ない数の配線だけ
で済む。これにより、例えば同一基板上に配置された複
数の半導体チップ間の配線、あるいは半導体チップ１１
と他の電子回路との間の配線を簡略化し、配線面積を大
幅に小さくすることができる。
【００４５】また、外部から静電気や雑音が与えられる
電極パッドの数が少なくなるので、静電気や雑音に対し
て耐性の良い半導体チップを提供することができ、信頼
性を向上させることができる。さらに、製造した半導体
チップについてプローブテストを行う場合にも、プロー
ブ針を当てなければいけない電極パッドの数が非常に少
ないので、テスト作業を簡単化することができ、テスト
時間を大幅に短くすることができるというメリットも有
する。
【００４６】次に、本発明の第３の実施形態について説
明する。図４は、第３の実施形態による半導体チップの
要部構成例を示す図である。なお、この図４において、
図２中に示した構成要素と同一のものには同じ符号を付
している。また、この図４も、図２と同様に半導体チッ
プ内に存在する構成要素をブロックとして表したもので
あり、回路のレイアウトや大きさを忠実に表すものでは
ない。
【００４７】図４に示すように、第３の実施形態による
半導体チップ３１は、図２に示したものと同様に集積回
路部１２、シリアル／パラレル変換部１３および電源供
給用の電極パッド１４，１５を備えている。さらに、半
導体チップ３１は、送信回路３２、受信回路３３および
アンテナ回路３４を備えている。
【００４８】送信回路３２は、発振回路や変調回路など
を備えており、シリアル／パラレル変換部１３から供給
されるシリアルデータを変調し、アンテナ回路３４を介
してチップ外部へデータを無線で送信する処理を行う。
本実施形態の送信回路３２は、シリアル／パラレル変換
部１３において高い周波数で変換された高速なシリアル
データに対してそのまま変調をかけられるだけの能力を
有している。
【００４９】受信回路３３は、ＲＦ（radio frequenc
y）フィルタ、ＩＦ（intermediate frequency）フィル
タ、復調回路などを備えており、チップ外部からアンテ
ナ回路３４を介して受信したデータを復調し、これによ
って得たシリアルデータをシリアル／パラレル変換部１
３に出力する。
【００５０】アンテナ回路３４は、電波、光、磁界など
のデバイスを用いてデータを無線で送受信するための回
路である。本実施形態においては、例えば同一の基板上
に実装された複数の半導体チップ３１間でデータの授受
を無線で行うために、近距離のチップ間を無線で結合す
るのに必要十分な電力でデータの送受信を行う小型のア
ンテナ回路を用いる。高周波で近距離の無線通信を行う
ためのアンテナ回路３４であるから、例えばアルミニウ
ムを材質とした回路パターンで当該アンテナ回路３４を
形成することが可能である。
【００５１】本実施形態においても、同一の基板上に複
数の半導体チップを実装して機能モジュールを構成する
場合は、個々の半導体チップを図４のように構成し、シ
リアル／パラレル変換部１３、送信回路３２、受信回路
３３およびアンテナ回路３４をそれぞれのチップ内に内
蔵させる。これにより、半導体チップ間のやり取りは、
アンテナ回路３４を介してシリアルデータを無線にて伝
送するようにする。
【００５２】以上説明したように、第３の実施形態によ
れば、半導体チップ３１内にシリアル／パラレル変換部
１３を設けて外部回路とのやり取りをシリアルデータに
て行うようにするとともに、無線による送受信回路を設
けて上記シリアルデータを無線にて伝送するようにした
ので、半導体チップ３１には電源供給用の電極パッド１
４，１５を設けるだけで済み（第２の実施形態で説明し
たシリアルデータ入出力用の電極パッド１６も不要）、
電極パッドの使用数を格段に少なくすることができる。
【００５３】これにより、半導体チップ３１のサイズを
小さくしたり、チップ内で集積回路のために使用可能な
有効面積を大きくとることができる。また、半導体チッ
プでは個々の電極パッドに対して保護回路が設けられる
ことが通常であるため、電極パッドと共に保護回路の数
も削減することができ、同じチップサイズで集積度を格
段に向上させることができる。
【００５４】また、無線でデータ伝送を行っているため
に、半導体チップ間の配線は不要となり、半導体チップ
間の配線を簡略化することができる。また、電極パッド
が殆どないため、半導体チップ３１の製造工程において
はんだ付けの作業が殆ど要らなくなり、製造工程の簡素
化および製造コストの削減を図ることができる。
【００５５】また、外部から静電気や雑音が与えられる
電極パッドの数が少なくなるので、静電気や雑音に対し
て耐性の良い半導体チップを提供することができ、信頼
性を向上させることができる。さらに、製造した半導体
チップについてテストを行う場合には、無線でテストデ
ータを送ることによってテストを行うことができ、プロ
ーブ針を当てるなどの接触テストではなく非接触テスト
を実現することができる。これにより、テスト作業を大
幅に簡単化してテスト時間を格段に短くすることができ
る。
【００５６】なお、ここでは同一の基板上に複数の半導
体チップ３１を搭載する場合について説明したが、近距
離間の通信を行うのであれば、第２の実施形態と同様
に、同一の基板上に搭載された半導体チップと他の電子
回路に適用することも可能である。さらには、異なる基
板上に搭載された複数の半導体チップもしくは半導体チ
ップと他の電子回路などにも適用することが可能であ
る。
【００５７】その他、以上説明した各実施形態は、何れ
も本発明を実施するにあたっての具体化の一例を示した
ものに過ぎず、これらによって本発明の技術的範囲が限
定的に解釈されてはならないものである。すなわち、本
発明はその精神、またはその主要な特徴から逸脱するこ
となく、様々な形で実施することができる。
【００５８】
【発明の効果】本発明は上述したように、シリアルデー
タとパラレルデータとを相互に変換するシリアル／パラ
レル変換回路を半導体チップ内の複数の機能ブロック毎
に備え、各機能ブロック間のデータ入出力をシリアルデ
ータで行うようにしたので、各機能ブロック間における
データ入出力用の配線は、シリアルデータの伝送に必要
な数だけ設ければ良くなり、機能ブロック間の配線数を
格段に少なくすることができる。これにより、半導体チ
ップ内の配線面積を小さく抑えることができ、チップサ
イズを小さくすることができる。または、チップサイズ
を同じとしたまま集積度を向上させることができる。
【００５９】本発明の他の特徴によれば、シリアルデー
タとパラレルデータとを相互に変換するシリアル／パラ
レル変換回路を半導体チップの内部に備え、シリアルデ
ータを半導体チップの外部に対して入出力するようにし
たので、半導体チップの電極パッドはシリアルデータの
伝送に必要な数だけ設ければ良くなり、電極パッドの使
用数を格段に少なくすることができる。
【００６０】これにより、半導体チップのサイズを小さ
くすることができる。または、チップサイズを同じとし
たまま集積度を向上させることができる。また、半導体
チップ間あるいは外部の電子回路との間のデータ伝送の
ための配線は、シリアルデータの伝送に必要な少ない数
の配線だけで済み、配線を簡略化することができる。ま
た、電極パッドが少ない分、静電気や雑音に対して耐性
の良い半導体チップを提供することができる。さらに、
製造した半導体チップについて行うテスト作業を簡単化
することができ、テスト時間を大幅に短くすることがで
きる。
【００６１】本発明の他の特徴によれば、データの送受
信回路とアンテナ回路とを更に設け、シリアルデータを
半導体チップの外部に対して無線にて送受信するように
したので、半導体チップの外部に対するデータ伝送のた
めの電極パッドは不要となり、電極パッドの使用数を更
に少なくすることができる。
【００６２】これにより、半導体チップのサイズを更に
小さくし、または、同じチップサイズで集積度を更に向
上させることができる。また、半導体チップ間あるいは
外部の電子回路との間のデータ伝送のための配線は不要
となり、配線を更に簡略化することができる。また、静
電気や雑音に対する耐性がより良い半導体チップを提供
することができる。さらに、製造した半導体チップのテ
ストを非接触で行うことができ、テスト作業を更に簡単
化してテスト時間を大幅に短くすることができる。
【図面の簡単な説明】
【図１】本発明による半導体装置を実施した第１の実施
形態による半導体チップの要部構成例を示す図である。
【図２】本発明による半導体装置を実施した第２の実施
形態による半導体チップの要部構成例を示す図である。
【図３】図２に示した半導体チップを基板上に実装して
構成した半導体装置の構成例を示す図である。
【図４】本発明による半導体装置を実施した第３の実施
形態による半導体チップの要部構成例を示す図である。
【符号の説明】
１ 半導体チップ ２-1，２-2 機能ブロック ３-1，３-2 集積回路部 ４-1，４-2 シリアル／パラレル変換部 １１ 半導体チップ １２ 集積回路部 １３ シリアル／パラレル変換部 １４ 電源用電極パッド １５ グランド用電極パッド １６ シリアルデータ入出力用電極パッド ２１ モジュール基板 ３１ 半導体チップ ３２ 送信回路 ３３ 受信回路 ３４ アンテナ回路

Claims (7)

    【特許請求の範囲】
  1. 【請求項１】 半導体チップ内に複数の機能ブロックを
    有する半導体装置であって、 上記半導体チップは、シリアルデータとパラレルデータ
    とを相互に変換するシリアル／パラレル変換回路を上記
    複数の機能ブロック毎に備え、上記複数の機能ブロック
    間のデータ入出力を上記シリアルデータで行うようにし
    たことを特徴とする半導体装置。
  2. 【請求項２】 上記シリアル／パラレル変換回路は、上
    記機能ブロックの動作周波数よりも高い動作周波数に従
    ってシリアル／パラレル変換を行うことを特徴とする請
    求項１に記載の半導体装置。
  3. 【請求項３】 複数の半導体チップ、あるいは半導体チ
    ップと他の電子回路とが同一基板上に配置された半導体
    装置であって、 上記半導体チップは、シリアルデータとパラレルデータ
    とを相互に変換するシリアル／パラレル変換回路を備
    え、上記シリアルデータを上記半導体チップの外部に対
    して入出力するようにしたことを特徴とする半導体装
    置。
  4. 【請求項４】 上記シリアル／パラレル変換回路は、上
    記半導体チップを備える電子機器の動作周波数よりも高
    い動作周波数に従ってシリアル／パラレル変換を行うこ
    とを特徴とする請求項３に記載の半導体装置。
  5. 【請求項５】 シリアルデータとパラレルデータとを相
    互に変換するシリアル／パラレル変換回路を内部に備
    え、上記シリアルデータを外部に対して入出力する半導
    体チップを有することを特徴とする半導体装置。
  6. 【請求項６】 複数の半導体チップ、あるいは半導体チ
    ップと他の電子回路とが同一基板上に配置された半導体
    装置であって、上記半導体チップは、 シリアルデータとパラレルデータとを相互に変換するシ
    リアル／パラレル変換回路と、 上記シリアル／パラレル変換回路により変換されたシリ
    アルデータを変調して送信する送信回路と、 上記シリアルデータの変調信号を受信して復調し、復調
    したシリアルデータを上記パラレルデータに変換するべ
    く上記シリアル／パラレル変換回路に出力する受信回路
    と、 上記シリアルデータの変調信号を送受信するためのアン
    テナ回路とを備え、 上記シリアルデータの変調信号を上記半導体チップの外
    部に対して入出力するようにしたことを特徴とする半導
    体装置。
  7. 【請求項７】 シリアルデータとパラレルデータとを相
    互に変換するシリアル／パラレル変換回路と、 上記シリアル／パラレル変換回路により変換されたシリ
    アルデータを変調して送信する送信回路と、 上記シリアルデータの変調信号を受信して復調し、復調
    したシリアルデータを上記パラレルデータに変換するべ
    く上記シリアル／パラレル変換回路に出力する受信回路
    と、 上記シリアルデータの変調信号を送受信するためのアン
    テナ回路と、を内部に備えた半導体チップを有すること
    を特徴とする半導体装置。
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Cited By (16)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2003086698A (ja) * 2001-09-14 2003-03-20 Internatl Business Mach Corp <Ibm> データ処理システム及びデータ処理方法
JP2009521740A (ja) * 2005-12-09 2009-06-04 テゴ，インコーポレイテッド 多重無線周波数ネットワークノードｒｆｉｄタグ
US8242911B2 (en) 2006-12-11 2012-08-14 Tego Inc. Composite multiple RFID tag facility
US8242908B2 (en) 2005-12-09 2012-08-14 Tego Inc. Methods and systems of a multiple radio frequency network node RFID tag
US8269630B2 (en) 2005-12-09 2012-09-18 Tego Inc. Methods and systems of a multiple radio frequency network node RFID tag
US8279065B2 (en) 2005-12-09 2012-10-02 Tego Inc. Methods and systems of a multiple radio frequency network node RFID tag
KR101213175B1 (ko) 2007-08-20 2012-12-18 삼성전자주식회사 로직 칩에 층층이 쌓인 메모리장치들을 구비하는반도체패키지
US8390456B2 (en) 2008-12-03 2013-03-05 Tego Inc. RFID tag facility with access to external devices
US8941470B2 (en) 2005-12-09 2015-01-27 Tego Inc. Methods and systems of a radio frequency network node RFID tag with hardened memory system
US8988223B2 (en) 2005-12-09 2015-03-24 Tego Inc. RFID drive management facility
US9117128B2 (en) 2005-12-09 2015-08-25 Tego, Inc. External access to memory on an RFID tag
US9361568B2 (en) 2005-12-09 2016-06-07 Tego, Inc. Radio frequency identification tag with hardened memory system
US9418263B2 (en) 2005-12-09 2016-08-16 Tego, Inc. Operating systems for an RFID tag
US9430732B2 (en) 2014-05-08 2016-08-30 Tego, Inc. Three-dimension RFID tag with opening through structure
US9542577B2 (en) 2005-12-09 2017-01-10 Tego, Inc. Information RFID tagging facilities
US10204244B2 (en) 2014-09-30 2019-02-12 Tego, Inc. Data aggregating radio frequency tag

Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2005122423A2 (en) * 2004-06-03 2005-12-22 Silicon Laboratories Inc. Spread spectrum isolator
JP5777942B2 (ja) * 2010-07-02 2015-09-09 オリンパス株式会社 撮像装置

Family Cites Families (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2696825B2 (ja) * 1987-02-13 1998-01-14 ソニー株式会社 集積回路
JPH0287283A (ja) * 1988-09-22 1990-03-28 Nec Ic Microcomput Syst Ltd 半導体集積回路装置
JPH02135824A (ja) * 1988-11-16 1990-05-24 Nec Corp 集積回路システム
JP3152672B2 (ja) * 1991-03-27 2001-04-03 株式会社東芝 半導体論理集積回路装置
JPH05283523A (ja) * 1992-03-31 1993-10-29 Sony Corp 集積回路
JPH0697283A (ja) * 1992-09-14 1994-04-08 Nec Ic Microcomput Syst Ltd 半導体集積回路
JP2000124406A (ja) * 1998-10-16 2000-04-28 Synthesis Corp 集積回路用データ通信装置ならびに集積回路チップおよびこの集積回路チップを用いた集積回路

Cited By (38)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2003086698A (ja) * 2001-09-14 2003-03-20 Internatl Business Mach Corp <Ibm> データ処理システム及びデータ処理方法
US8988223B2 (en) 2005-12-09 2015-03-24 Tego Inc. RFID drive management facility
US10691992B2 (en) 2005-12-09 2020-06-23 Tego, Inc. RF tag with memory management
US8242908B2 (en) 2005-12-09 2012-08-14 Tego Inc. Methods and systems of a multiple radio frequency network node RFID tag
US9117128B2 (en) 2005-12-09 2015-08-25 Tego, Inc. External access to memory on an RFID tag
US8248239B2 (en) 2005-12-09 2012-08-21 Tego Inc. Multiple radio frequency network node RFID tag
US8248238B2 (en) 2005-12-09 2012-08-21 Tego Inc. Multiple radio frequency network node RFID tag
US8253567B2 (en) 2005-12-09 2012-08-28 Tego Inc. Multiple radio frequency network node RFID tag
US8269630B2 (en) 2005-12-09 2012-09-18 Tego Inc. Methods and systems of a multiple radio frequency network node RFID tag
US8279065B2 (en) 2005-12-09 2012-10-02 Tego Inc. Methods and systems of a multiple radio frequency network node RFID tag
US8284055B2 (en) 2005-12-09 2012-10-09 Tego Inc. Multiple radio frequency network node RFID tag
US8294579B2 (en) 2005-12-09 2012-10-23 Tego Inc. Multiple radio frequency network node RFID tag
US8325011B2 (en) 2005-12-09 2012-12-04 Tego Inc. Multiple radio frequency network node RFID tag
US9361568B2 (en) 2005-12-09 2016-06-07 Tego, Inc. Radio frequency identification tag with hardened memory system
US10430702B2 (en) 2005-12-09 2019-10-01 Tego, Inc. RF tag network connectivity through gateway facility
US8558699B2 (en) 2005-12-09 2013-10-15 Tego Inc. Multiple radio frequency network node RFID tag
US8941470B2 (en) 2005-12-09 2015-01-27 Tego Inc. Methods and systems of a radio frequency network node RFID tag with hardened memory system
US8947233B2 (en) 2005-12-09 2015-02-03 Tego Inc. Methods and systems of a multiple radio frequency network node RFID tag
JP2009521740A (ja) * 2005-12-09 2009-06-04 テゴ，インコーポレイテッド 多重無線周波数ネットワークノードｒｆｉｄタグ
US8242907B2 (en) 2005-12-09 2012-08-14 Tego, Inc. Multiple radio frequency network node RFID tag
US9858452B2 (en) 2005-12-09 2018-01-02 Tego, Inc. Information RFID tagging facilities
US9405950B2 (en) 2005-12-09 2016-08-02 Tego, Inc. External access to memory on an RFID tag
US9390362B2 (en) 2005-12-09 2016-07-12 Tego, Inc. Radio frequency identification tag with emulated multiple-time programmable memory
US9418263B2 (en) 2005-12-09 2016-08-16 Tego, Inc. Operating systems for an RFID tag
US9424447B2 (en) 2005-12-09 2016-08-23 Tego, Inc. RFID tag facility with access to a sensor
US9842290B2 (en) 2005-12-09 2017-12-12 Tego, Inc. Flight-cycle sensor monitoring of aviation component
US9465559B2 (en) 2005-12-09 2016-10-11 Tego, Inc. System and method for emulating many time programmable memory
US9471821B2 (en) 2005-12-09 2016-10-18 Tego, Inc. External access to memory on an RFID tag
US9542577B2 (en) 2005-12-09 2017-01-10 Tego, Inc. Information RFID tagging facilities
US9594998B2 (en) 2005-12-09 2017-03-14 Tego, Inc. Radio frequency identification tag with hardened memory system
US9710682B2 (en) 2005-12-09 2017-07-18 Tego, Inc. Operating systems for an RFID tag
US8242911B2 (en) 2006-12-11 2012-08-14 Tego Inc. Composite multiple RFID tag facility
KR101213175B1 (ko) 2007-08-20 2012-12-18 삼성전자주식회사 로직 칩에 층층이 쌓인 메모리장치들을 구비하는반도체패키지
US8390456B2 (en) 2008-12-03 2013-03-05 Tego Inc. RFID tag facility with access to external devices
US9430732B2 (en) 2014-05-08 2016-08-30 Tego, Inc. Three-dimension RFID tag with opening through structure
US10204244B2 (en) 2014-09-30 2019-02-12 Tego, Inc. Data aggregating radio frequency tag
US10445536B2 (en) 2014-09-30 2019-10-15 Tego, Inc. Operating system for an RF tag
US10891449B2 (en) 2014-09-30 2021-01-12 Tego, Inc. Self-monitoring wireless computing device

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