JPH05283523A - 集積回路 - Google Patents
集積回路Info
- Publication number
- JPH05283523A JPH05283523A JP4105905A JP10590592A JPH05283523A JP H05283523 A JPH05283523 A JP H05283523A JP 4105905 A JP4105905 A JP 4105905A JP 10590592 A JP10590592 A JP 10590592A JP H05283523 A JPH05283523 A JP H05283523A
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- JP
- Japan
- Prior art keywords
- clock
- functional blocks
- circuit
- output
- input
- Prior art date
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- Design And Manufacture Of Integrated Circuits (AREA)
- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
Abstract
(57)【要約】
【目的】 各機能ブロック間の配線数を大幅に削減し、
チップサイズの縮小化を可能とした集積回路を提供す
る。 【構成】 複数の機能ブロックに分割されてなる集積回
路において、同一チップ内に内蔵のＰＬＬ回路を用いた
タイミング発生回路３によってシステムクロックCKより
高い周波数のクロックHIF を生成し、この高周波クロッ
クHIF を用いてシステムクロックCKのアクティブエッヂ
から次のアクティブエッヂまでの間に、８系統の信号を
機能ブロックＡ，Ｂ間で高速でシリアル伝送する。
チップサイズの縮小化を可能とした集積回路を提供す
る。 【構成】 複数の機能ブロックに分割されてなる集積回
路において、同一チップ内に内蔵のＰＬＬ回路を用いた
タイミング発生回路３によってシステムクロックCKより
高い周波数のクロックHIF を生成し、この高周波クロッ
クHIF を用いてシステムクロックCKのアクティブエッヂ
から次のアクティブエッヂまでの間に、８系統の信号を
機能ブロックＡ，Ｂ間で高速でシリアル伝送する。
Description
【０００１】
【産業上の利用分野】本発明は、１チップが複数の機能
ブロックに分割されてなる集積回路に関し、特に特定用
途向けＬＳＩ（大規模集積回路）に用いて好適な集積回
路に関する。
ブロックに分割されてなる集積回路に関し、特に特定用
途向けＬＳＩ（大規模集積回路）に用いて好適な集積回
路に関する。
【０００２】
【従来の技術】規模の大きなＬＳＩを設計する場合に採
られる設計手法として階層化設計がある。この階層化設
計では、１つのＬＳＩを設計する場合に、１つのＬＳＩ
が複数の機能ブロックに分割され、各機能ブロック毎に
設計がなされる。そして、これらの機能ブロックの各々
の間に配線が施され、所望の動作をなすＬＳＩが実現さ
れる。
られる設計手法として階層化設計がある。この階層化設
計では、１つのＬＳＩを設計する場合に、１つのＬＳＩ
が複数の機能ブロックに分割され、各機能ブロック毎に
設計がなされる。そして、これらの機能ブロックの各々
の間に配線が施され、所望の動作をなすＬＳＩが実現さ
れる。
【０００３】
【発明が解決しようとする課題】この階層化設計によっ
てＬＳＩを実現するようにした場合、各機能ブロック間
で信号を伝送するための信号線の配線領域が必要にな
る。例えば、１０キロゲート程度のＬＳＩを実現する場
合には、１つのＬＳＩが６〜７個の機能ブロックに分割
される。そして、各機能ブロック間の入出力信号線が各
１００本程度とすると、このＬＳＩ上には、全部で５０
０本〜１０００本もの配線が施されることになる。
てＬＳＩを実現するようにした場合、各機能ブロック間
で信号を伝送するための信号線の配線領域が必要にな
る。例えば、１０キロゲート程度のＬＳＩを実現する場
合には、１つのＬＳＩが６〜７個の機能ブロックに分割
される。そして、各機能ブロック間の入出力信号線が各
１００本程度とすると、このＬＳＩ上には、全部で５０
０本〜１０００本もの配線が施されることになる。
【０００４】このように、階層化設計によりＬＳＩを実
現した場合には、各機能ブロック間の配線の本数が多く
なり、これに伴って配線領域が増大するため、チップサ
イズの縮小化の妨げとなる問題があった。図５に、階層
化設計により実現されたＬＳＩにおける２つの機能ブロ
ックＡ，Ｂの入出力部の構成の一例を示す。本例では、
機能ブロックＡから機能ブロックＢへの信号伝送用とし
て８本、機能ブロックＢから機能ブロックＡへの信号伝
送用として８本、計１６本の入出力信号線によるブロッ
ク間配線となっている。
現した場合には、各機能ブロック間の配線の本数が多く
なり、これに伴って配線領域が増大するため、チップサ
イズの縮小化の妨げとなる問題があった。図５に、階層
化設計により実現されたＬＳＩにおける２つの機能ブロ
ックＡ，Ｂの入出力部の構成の一例を示す。本例では、
機能ブロックＡから機能ブロックＢへの信号伝送用とし
て８本、機能ブロックＢから機能ブロックＡへの信号伝
送用として８本、計１６本の入出力信号線によるブロッ
ク間配線となっている。
【０００５】本発明は、上述した点に鑑みてなされたも
のであり、各機能ブロック間の配線数を大幅に削減し、
チップサイズの縮小化を可能とした集積回路を提供する
ことを目的とする。
のであり、各機能ブロック間の配線数を大幅に削減し、
チップサイズの縮小化を可能とした集積回路を提供する
ことを目的とする。
【０００６】
【課題を解決するための手段】上記目的を達成するため
に、本発明は、１チップが複数の機能ブロックに分割さ
れてなる集積回路において、通常動作時の第１のクロッ
クよりも高い周波数の第２のクロックを発生するＰＬＬ
回路を同一チップ内に内蔵し、複数の機能ブロック間で
伝送される信号を第２のクロックによって高速でシリア
ル伝送するようにしている。
に、本発明は、１チップが複数の機能ブロックに分割さ
れてなる集積回路において、通常動作時の第１のクロッ
クよりも高い周波数の第２のクロックを発生するＰＬＬ
回路を同一チップ内に内蔵し、複数の機能ブロック間で
伝送される信号を第２のクロックによって高速でシリア
ル伝送するようにしている。
【０００７】
【作用】本発明による集積回路では、同一チップ内に内
蔵されたＰＬＬ回路を用いてシステムクロック（第１の
クロック）よりも高い周波数のクロック（第２のクロッ
ク）を生成し、この高周波クロックを用いてシステムク
ロックのアクティブエッヂから次のアクティブエッヂま
での間に、複数の信号を複数の機能ブロック間で高速で
シリアル伝送する。
蔵されたＰＬＬ回路を用いてシステムクロック（第１の
クロック）よりも高い周波数のクロック（第２のクロッ
ク）を生成し、この高周波クロックを用いてシステムク
ロックのアクティブエッヂから次のアクティブエッヂま
での間に、複数の信号を複数の機能ブロック間で高速で
シリアル伝送する。
【０００８】
【実施例】以下、本発明の実施例を図面に基づいて詳細
に説明する。図１は、本発明の一実施例を示すブロック
図である。図において、機能ブロックＡの８系統の内部
信号は、SPSCANモジュール１の入力ポートDINA〜DINHに
供給され、このSPSCANモジュール１によってパラレル／
シリアル変換され、SPSCANモジュール１の出力ポートSC
AN OUTよりシリアルデータとして機能ブロックＢへ伝送
される。
に説明する。図１は、本発明の一実施例を示すブロック
図である。図において、機能ブロックＡの８系統の内部
信号は、SPSCANモジュール１の入力ポートDINA〜DINHに
供給され、このSPSCANモジュール１によってパラレル／
シリアル変換され、SPSCANモジュール１の出力ポートSC
AN OUTよりシリアルデータとして機能ブロックＢへ伝送
される。
【０００９】このとき、同時に、機能ブロックＢの８系
統の内部信号も、機能ブロックＢ内のSPSCANモジュール
２の入力ポートDINA〜DINHに供給され、このSPSCANモジ
ュール２によってパラレル／シリアル変換され、SPSCAN
モジュール２の出力ポートSCAN OUTよりシリアルデータ
として機能ブロックＡへ伝送される。それぞれの機能ブ
ロックＡ，Ｂにおいて、入力ポートSCAN IN に入力され
た相手側の機能ブロックのシリアルデータは、次のシス
テムクロックCKの立上がりで出力ポートDOUTA〜DOUTH
からパラレルデータとして導出される。
統の内部信号も、機能ブロックＢ内のSPSCANモジュール
２の入力ポートDINA〜DINHに供給され、このSPSCANモジ
ュール２によってパラレル／シリアル変換され、SPSCAN
モジュール２の出力ポートSCAN OUTよりシリアルデータ
として機能ブロックＡへ伝送される。それぞれの機能ブ
ロックＡ，Ｂにおいて、入力ポートSCAN IN に入力され
た相手側の機能ブロックのシリアルデータは、次のシス
テムクロックCKの立上がりで出力ポートDOUTA〜DOUTH
からパラレルデータとして導出される。
【００１０】SPSCANモジュール１，２を制御するための
各種のタイミング信号、即ち高周波クロックHIF 、セン
スイネーブル信号SEN 及びロード信号LOADは、タイミン
グ発生回路３でシステムクロックCKに基づいて生成され
る。このタイミング発生回路３は、複数の機能ブロック
があっても各機能ブロック毎に設けられる必要はなく、
１個で複数の機能ブロックに対応できる。タイミング発
生回路３の具体的な回路構成の一例を図２に示す。
各種のタイミング信号、即ち高周波クロックHIF 、セン
スイネーブル信号SEN 及びロード信号LOADは、タイミン
グ発生回路３でシステムクロックCKに基づいて生成され
る。このタイミング発生回路３は、複数の機能ブロック
があっても各機能ブロック毎に設けられる必要はなく、
１個で複数の機能ブロックに対応できる。タイミング発
生回路３の具体的な回路構成の一例を図２に示す。
【００１１】このタイミング発生回路３は、図２に示す
ように、ＶＣＯ（電圧制御発振器）４と、ＶＣＯ４の発
振出力HIF を１／Ｎに分周する１／Ｎカウンタ５と、シ
ステムクロックCKと１／Ｎカウンタ５の分周出力との位
相差を検出する位相比較器６とを同一チップ内に内蔵
し、この位相比較器６の比較出力を外付け回路となるＬ
ＰＦ（ローパスフィルタ）７を通してＶＣＯ４のコント
ロール電圧とするＰＬＬ回路８を有している。このＰＬ
Ｌ回路８において、高周波クロックHIF はシステムクロ
ックCKのＮ倍の周波数で発振することになる。
ように、ＶＣＯ（電圧制御発振器）４と、ＶＣＯ４の発
振出力HIF を１／Ｎに分周する１／Ｎカウンタ５と、シ
ステムクロックCKと１／Ｎカウンタ５の分周出力との位
相差を検出する位相比較器６とを同一チップ内に内蔵
し、この位相比較器６の比較出力を外付け回路となるＬ
ＰＦ（ローパスフィルタ）７を通してＶＣＯ４のコント
ロール電圧とするＰＬＬ回路８を有している。このＰＬ
Ｌ回路８において、高周波クロックHIF はシステムクロ
ックCKのＮ倍の周波数で発振することになる。
【００１２】また、タイミング発生回路３には、システ
ムクロックCKをデータ入力としかつ高周波クロックHIF
をクロック入力とするＤ型フリップフロップ９と、この
Ｄ型フリップフロップ９のＱ出力をデータ入力としかつ
高周波クロックHIF をクロック入力とするＤ型フリップ
フロップ１０と、このＤ型フリップフロップ１０のＱ出
力を反転するインバータ１１と、Ｄ型フリップフロップ
９のＱ出力及びインバータ１１の出力を２入力とするＮ
ＡＮＤゲート回路１２とからなり、システムクロックCK
の立上がり微分出力を得る微分回路１３が設けられてい
る。
ムクロックCKをデータ入力としかつ高周波クロックHIF
をクロック入力とするＤ型フリップフロップ９と、この
Ｄ型フリップフロップ９のＱ出力をデータ入力としかつ
高周波クロックHIF をクロック入力とするＤ型フリップ
フロップ１０と、このＤ型フリップフロップ１０のＱ出
力を反転するインバータ１１と、Ｄ型フリップフロップ
９のＱ出力及びインバータ１１の出力を２入力とするＮ
ＡＮＤゲート回路１２とからなり、システムクロックCK
の立上がり微分出力を得る微分回路１３が設けられてい
る。
【００１３】この微分回路１３の微分出力は、次段のカ
ウンタ１４をロード／リセットするようになっている。
ここで、Ｎ＝１６と仮定した場合、カウンタ１４は４個
のＤ型フリップフロップからなる４ビット構成となり、
各段のＱ出力が全て“１”となったとき、これらを４入
力とするＮＡＮＤゲート回路１５の出力によってカウン
トストップがかけられるようになっている。
ウンタ１４をロード／リセットするようになっている。
ここで、Ｎ＝１６と仮定した場合、カウンタ１４は４個
のＤ型フリップフロップからなる４ビット構成となり、
各段のＱ出力が全て“１”となったとき、これらを４入
力とするＮＡＮＤゲート回路１５の出力によってカウン
トストップがかけられるようになっている。
【００１４】この４ビットカウンタ１４のカウント内容
２（００１０）がデコーダ１６によってデコードされ、
そのデコード出力DEC2がＳ／Ｒフリップフロップ１７の
セット入力になるとともに、先の機能ブロックＡ，Ｂの
内部信号をSPSCANモジュール１，２が取り込むためのロ
ード信号LOADとなる。また、４ビットカウンタ１４のカ
ウント内容Ａ（１０１０）がデコーダ１８によってデコ
ードされ、そのデコード出力XDECA がＳ／Ｒフリップフ
ロップ１７のリセット入力となる。Ｓ／Ｒフリップフロ
ップ１７の出力は、SPSCANモジュール１，２にセンスイ
ネーブル信号SEN として供給される。
２（００１０）がデコーダ１６によってデコードされ、
そのデコード出力DEC2がＳ／Ｒフリップフロップ１７の
セット入力になるとともに、先の機能ブロックＡ，Ｂの
内部信号をSPSCANモジュール１，２が取り込むためのロ
ード信号LOADとなる。また、４ビットカウンタ１４のカ
ウント内容Ａ（１０１０）がデコーダ１８によってデコ
ードされ、そのデコード出力XDECA がＳ／Ｒフリップフ
ロップ１７のリセット入力となる。Ｓ／Ｒフリップフロ
ップ１７の出力は、SPSCANモジュール１，２にセンスイ
ネーブル信号SEN として供給される。
【００１５】次に、かかる構成のタイミング発生回路３
の回路動作につき、Ｎ＝１６を例にとって図３のタイム
チャートを参照しつつ説明する。先ず、微分回路１３で
システムクロックCKの立上がり微分出力を得て４ビット
カウンタ１４のロード入力とし、このカウンタ１４のカ
ウント内容が２（００１０）となったとき、デコーダ１
６のデコード出力DEC2であるロード信号LOADによってSP
SCANモジュール１，２が機能ブロックＡ，Ｂの内部信号
を取り込む。同時に、デコーダ１６のデコード出力DEC2
によりセンス信号SEN がセットされる。
の回路動作につき、Ｎ＝１６を例にとって図３のタイム
チャートを参照しつつ説明する。先ず、微分回路１３で
システムクロックCKの立上がり微分出力を得て４ビット
カウンタ１４のロード入力とし、このカウンタ１４のカ
ウント内容が２（００１０）となったとき、デコーダ１
６のデコード出力DEC2であるロード信号LOADによってSP
SCANモジュール１，２が機能ブロックＡ，Ｂの内部信号
を取り込む。同時に、デコーダ１６のデコード出力DEC2
によりセンス信号SEN がセットされる。
【００１６】このセンスイネーブル信号SEN は、４ビッ
トカウンタ１４のカウント内容がＡ（１０１０）となっ
たとき、デコーダ１８のデコード出力XDECA によってリ
セットされる。その結果、センスイネーブル信号SEN
は、高周波クロックHIF の８クロック区間だけ高レベル
となる。これにより、機能ブロックＡ，Ｂ間では、SPSC
ANモジュール１，２の入力ポートDINA〜DINHに８系統の
内部信号が入力されてからセンスイネーブル信号SEN が
セットされるまでのセットアップ時間ｔset upの経過後
の８クロック区間において８系統の内部信号の伝送が行
われることになる。
トカウンタ１４のカウント内容がＡ（１０１０）となっ
たとき、デコーダ１８のデコード出力XDECA によってリ
セットされる。その結果、センスイネーブル信号SEN
は、高周波クロックHIF の８クロック区間だけ高レベル
となる。これにより、機能ブロックＡ，Ｂ間では、SPSC
ANモジュール１，２の入力ポートDINA〜DINHに８系統の
内部信号が入力されてからセンスイネーブル信号SEN が
セットされるまでのセットアップ時間ｔset upの経過後
の８クロック区間において８系統の内部信号の伝送が行
われることになる。
【００１７】このように、ＬＳＩ内に内蔵のＶＣＯ４を
使ったＰＬＬ回路８を用いてシステムクロックCKより高
い周波数のクロックHIF を生成し、この高周波クロック
HIFを用いてシステムクロックCKのアクティブエッヂか
ら次のアクティブエッヂまでの間に、複数（本例では、
８系統）の信号を機能ブロックＡ，Ｂ間でシリアル伝送
し、相互に交換するようにしたことにより、機能ブロッ
クＡ，Ｂ間の配線を大幅に削減でき、これに伴い配線領
域が少なくて済むので、チップサイズを縮小できること
になる。
使ったＰＬＬ回路８を用いてシステムクロックCKより高
い周波数のクロックHIF を生成し、この高周波クロック
HIFを用いてシステムクロックCKのアクティブエッヂか
ら次のアクティブエッヂまでの間に、複数（本例では、
８系統）の信号を機能ブロックＡ，Ｂ間でシリアル伝送
し、相互に交換するようにしたことにより、機能ブロッ
クＡ，Ｂ間の配線を大幅に削減でき、これに伴い配線領
域が少なくて済むので、チップサイズを縮小できること
になる。
【００１８】また、Ｎ＝１６に対応して４ビットカウン
タ１４を設け、このカウンタ１４のカウント内容２〜Ａ
までの高周波クロックHIF の８クロック区間において８
系統の内部信号のシリアル伝送を行うようにしたことに
より、カウント内容Ａとなってから次の動作まで回路は
停止し、カウント内容Ｂ〜Ｆまでの高周波クロックHIF
の５クロック区間はシステムクロックCKのジッターの許
容範囲となるので、ＰＬＬ回路８の外乱ノイズ等の影響
による高周波クロックHIF のジッターに起因する誤動作
を防止できることになる。
タ１４を設け、このカウンタ１４のカウント内容２〜Ａ
までの高周波クロックHIF の８クロック区間において８
系統の内部信号のシリアル伝送を行うようにしたことに
より、カウント内容Ａとなってから次の動作まで回路は
停止し、カウント内容Ｂ〜Ｆまでの高周波クロックHIF
の５クロック区間はシステムクロックCKのジッターの許
容範囲となるので、ＰＬＬ回路８の外乱ノイズ等の影響
による高周波クロックHIF のジッターに起因する誤動作
を防止できることになる。
【００１９】図４に、SPSCANモジュール１，２の具体的
な構成の一例を示す。これらSPSCANモジュール１，２は
全く同じ構成となっており、入力ポートDINA〜DINHから
パラレルに入力される内部信号、又は他の機能ブロック
から伝送され入力ポートSCANIN からシリアルに入力さ
れる伝送信号を、ロード信号LOADに基づいて取り込むゲ
ート回路２１A 〜２１H と、センス信号SEN をイネーブ
ル（Ｅn ）入力とし、高周波クロックHIF に同期してゲ
ート回路２１A 〜２１H の各出力をラッチするラッチ回
路２２A 〜２２H と、システムクロックCKに同期してラ
ッチ回路２２A〜２２H の各出力をラッチするラッチ回
路２３A 〜２３H とからなっている。
な構成の一例を示す。これらSPSCANモジュール１，２は
全く同じ構成となっており、入力ポートDINA〜DINHから
パラレルに入力される内部信号、又は他の機能ブロック
から伝送され入力ポートSCANIN からシリアルに入力さ
れる伝送信号を、ロード信号LOADに基づいて取り込むゲ
ート回路２１A 〜２１H と、センス信号SEN をイネーブ
ル（Ｅn ）入力とし、高周波クロックHIF に同期してゲ
ート回路２１A 〜２１H の各出力をラッチするラッチ回
路２２A 〜２２H と、システムクロックCKに同期してラ
ッチ回路２２A〜２２H の各出力をラッチするラッチ回
路２３A 〜２３H とからなっている。
【００２０】かかる構成のSPSCANモジュール１，２にお
いて、入力ポートDINA〜DINHからパラレルに入力される
内部信号は、パラレル／シリアル変換されて出力ポート
SCANOUTから他の機能ブロックへシリアル伝送され、他
の機能ブロックからシリアル伝送され入力ポートSCAN I
N から入力されるシリアル信号は、シリアル／パラレル
変換されて出力ポートDOUTA 〜DOUTH から内部信号とし
てパラレルに出力されることになる。
いて、入力ポートDINA〜DINHからパラレルに入力される
内部信号は、パラレル／シリアル変換されて出力ポート
SCANOUTから他の機能ブロックへシリアル伝送され、他
の機能ブロックからシリアル伝送され入力ポートSCAN I
N から入力されるシリアル信号は、シリアル／パラレル
変換されて出力ポートDOUTA 〜DOUTH から内部信号とし
てパラレルに出力されることになる。
【００２１】
【発明の効果】以上説明したように、本発明によれば、
同一チップ内に内蔵されたＰＬＬ回路を用いてシステム
クロックよりも高い周波数のクロックを生成し、この高
周波クロックを用いて複数の信号を機能ブロック間でシ
リアル伝送する構成としたことにより、機能ブロック間
の配線を大幅に削減でき、これに伴い配線領域を縮小で
きるので、チップサイズの縮小化が図れることになる。
同一チップ内に内蔵されたＰＬＬ回路を用いてシステム
クロックよりも高い周波数のクロックを生成し、この高
周波クロックを用いて複数の信号を機能ブロック間でシ
リアル伝送する構成としたことにより、機能ブロック間
の配線を大幅に削減でき、これに伴い配線領域を縮小で
きるので、チップサイズの縮小化が図れることになる。
【図１】本発明の一実施例を示すブロック図である。
【図２】タイミング発生回路の具体的な構成の一例を示
すブロック図である。
すブロック図である。
【図３】タイミング発生回路の回路動作を説明するため
のタイムチャートである。
のタイムチャートである。
【図４】SPSCANモジュールの具体的な構成の一例を示す
ブロック図である。
ブロック図である。
【図５】従来例を示すブロック図である。
１，２ SPSCANモジュール ３ タイミング発生回路 ４ ＶＣＯ（電圧制御発振器） ５ １／Ｎカウンタ ６ 位相比較器 ８ ＰＬＬ回路 １３ 微分回路 １４ ４ビットカウンタ １６，１８ デコーダ
フロントページの続き (51)Int.Cl.5 識別記号 庁内整理番号 ＦＩ 技術表示箇所 9182−5Ｊ Ｈ０３Ｌ 7/06 Ａ
Claims (1)
- 【請求項１】 １チップが複数の機能ブロックに分割さ
れてなる集積回路において、 通常動作時の第１のクロックよりも高い周波数の第２の
クロックを発生するＰＬＬ回路を同一チップ内に内蔵
し、 前記複数の機能ブロック間で伝送される信号を前記第２
のクロックによって高速でシリアル伝送することを特徴
とする集積回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4105905A JPH05283523A (ja) | 1992-03-31 | 1992-03-31 | 集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4105905A JPH05283523A (ja) | 1992-03-31 | 1992-03-31 | 集積回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05283523A true JPH05283523A (ja) | 1993-10-29 |
Family
ID=14419895
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4105905A Pending JPH05283523A (ja) | 1992-03-31 | 1992-03-31 | 集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05283523A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2002043149A1 (fr) * | 2000-11-22 | 2002-05-30 | Niigata Seimitsu Co., Ltd. | Dispositif a semi-conducteur |
| JP5447511B2 (ja) * | 2009-05-18 | 2014-03-19 | 日本電気株式会社 | 通信回路および通信方法 |
-
1992
- 1992-03-31 JP JP4105905A patent/JPH05283523A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2002043149A1 (fr) * | 2000-11-22 | 2002-05-30 | Niigata Seimitsu Co., Ltd. | Dispositif a semi-conducteur |
| JP5447511B2 (ja) * | 2009-05-18 | 2014-03-19 | 日本電気株式会社 | 通信回路および通信方法 |
| US8850256B2 (en) | 2009-05-18 | 2014-09-30 | Nec Corporation | Communication circuit and communication method |
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