JP2003068859A - 半導体チップ及びこれを用いた半導体装置 - Google Patents
半導体チップ及びこれを用いた半導体装置Info
- Publication number
- JP2003068859A JP2003068859A JP2001253067A JP2001253067A JP2003068859A JP 2003068859 A JP2003068859 A JP 2003068859A JP 2001253067 A JP2001253067 A JP 2001253067A JP 2001253067 A JP2001253067 A JP 2001253067A JP 2003068859 A JP2003068859 A JP 2003068859A
- Authority
- JP
- Japan
- Prior art keywords
- input
- semiconductor chip
- output terminal
- circuit
- internal wiring
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Abstract
(57)【要約】
【課題】 安価にして信号の遅延や線間の干渉それに雑
音の増加などを引き起こしにくい半導体チップ及びこれ
を用いた半導体装置を提供する。 【解決手段】 半導体チップ２０の回路形成面に、ＣＰ
Ｕコア１と、ＤＳＰコア２と、アナログ回路３と、アナ
ログ・ディジタル変換回路４と、メモリ（ＲＯＭ／ＲＡ
Ｍ）５と、ロジック回路６とを分割形成する。各回路ブ
ロック１〜６の周辺部内側に沿って、各回路ブロック１
〜６内に形成された入出力端子１ｂ〜６ｂと電気的に接
続された電極パッド１ａ〜６ａを配置する。入出力端子
１ｂ〜６ｂと電極パッド１ａ〜６ａとを電気的に接続す
る内部配線１ｃ〜６ｃも、各回路ブロック１〜６内に形
成する。
音の増加などを引き起こしにくい半導体チップ及びこれ
を用いた半導体装置を提供する。 【解決手段】 半導体チップ２０の回路形成面に、ＣＰ
Ｕコア１と、ＤＳＰコア２と、アナログ回路３と、アナ
ログ・ディジタル変換回路４と、メモリ（ＲＯＭ／ＲＡ
Ｍ）５と、ロジック回路６とを分割形成する。各回路ブ
ロック１〜６の周辺部内側に沿って、各回路ブロック１
〜６内に形成された入出力端子１ｂ〜６ｂと電気的に接
続された電極パッド１ａ〜６ａを配置する。入出力端子
１ｂ〜６ｂと電極パッド１ａ〜６ａとを電気的に接続す
る内部配線１ｃ〜６ｃも、各回路ブロック１〜６内に形
成する。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体チップ及び
半導体装置に係り、特に、半導体チップに形成される入
出力端子、内部配線及び電極パッドの配列と、回路ブロ
ックの形成面上に絶縁層を介して再配線を形成してなる
半導体装置における入出力端子、内部配線、電極パッド
及び再配線の配列に関する。
半導体装置に係り、特に、半導体チップに形成される入
出力端子、内部配線及び電極パッドの配列と、回路ブロ
ックの形成面上に絶縁層を介して再配線を形成してなる
半導体装置における入出力端子、内部配線、電極パッド
及び再配線の配列に関する。
【０００２】
【従来の技術】携帯電話、デジタルカメラ、ノートパソ
コンの例に代表される電子機器においては、小型化、薄
型化、軽量化に対する要求が強く、それに用いられる半
導体部品をいかに小型化、薄型化、軽量化し、かつ製造
コストを抑えるかが研究開発上の１つの重要な課題とな
っている。
コンの例に代表される電子機器においては、小型化、薄
型化、軽量化に対する要求が強く、それに用いられる半
導体部品をいかに小型化、薄型化、軽量化し、かつ製造
コストを抑えるかが研究開発上の１つの重要な課題とな
っている。
【０００３】このため、パッケージＩＣ（ＴＯＦＰ、Ｔ
ＳＯＰ等）実装に代わるより小型のＢＧＡ（Ball Grid
Array )、ＣＳＰ（Chip Scale Package ) の開発が進め
られ、一部では既に実用化されている。また、より小型
の半導体高密度実装を考えた場合には、ベアチップ実装
で、しかもフリップチップ方式による実装技術（接続技
術）の普及も強く望まれている。
ＳＯＰ等）実装に代わるより小型のＢＧＡ（Ball Grid
Array )、ＣＳＰ（Chip Scale Package ) の開発が進め
られ、一部では既に実用化されている。また、より小型
の半導体高密度実装を考えた場合には、ベアチップ実装
で、しかもフリップチップ方式による実装技術（接続技
術）の普及も強く望まれている。
【０００４】従来のフリップチップ方式によるベアチッ
プ実装では、半導体チップの電極パッド面上にバンプを
形成していたが、最近では、ＢＧＡ、ＣＳＰと同様に半
導体チップ上に再配線を行ってバンプ形成用のランド端
子を設け、そのランド端子間のピッチを広げて、実装の
簡易化をはかろうとする技術も一般化している。
プ実装では、半導体チップの電極パッド面上にバンプを
形成していたが、最近では、ＢＧＡ、ＣＳＰと同様に半
導体チップ上に再配線を行ってバンプ形成用のランド端
子を設け、そのランド端子間のピッチを広げて、実装の
簡易化をはかろうとする技術も一般化している。
【０００５】図６に、従来よりこの種の半導体装置の製
造に適用されている半導体チップの一例を示す。
造に適用されている半導体チップの一例を示す。
【０００６】この図から明らかなように、本例の半導体
チップ１００は、回路形成面に６個の回路ブロック、即
ち、ＣＰＵコア１と、ＤＳＰコア２と、アナログ回路３
と、アナログ・ディジタル変換回路４と、メモリ（ＲＯ
Ｍ／ＲＡＭ）５と、ロジック回路６とが形成されたシス
テムＬＳＩであって、電極パッド７が、回路ブロック外
のチップ外縁部に沿って配置されている。なお、前記各
電極パッド７は、前記各回路ブロック１〜６に形成され
た図示しない入出力端子と図示しない内部配線を介して
接続されている。
チップ１００は、回路形成面に６個の回路ブロック、即
ち、ＣＰＵコア１と、ＤＳＰコア２と、アナログ回路３
と、アナログ・ディジタル変換回路４と、メモリ（ＲＯ
Ｍ／ＲＡＭ）５と、ロジック回路６とが形成されたシス
テムＬＳＩであって、電極パッド７が、回路ブロック外
のチップ外縁部に沿って配置されている。なお、前記各
電極パッド７は、前記各回路ブロック１〜６に形成され
た図示しない入出力端子と図示しない内部配線を介して
接続されている。
【０００７】
【発明が解決しようとする課題】前記した従来の半導体
チップは、各電極パッド７が図示しない内部配線によっ
てチップ外縁部に引き出されているため、ＣＳＰ化する
ためには再配線が必要となり、半導体装置の製造コスト
が高価になると共に、内部配線と再配線とを合わせた配
線の配線長が長くなり、信号の遅延、線間の干渉或いは
雑音の増加などを引き起こしやすいという不都合があっ
た。かかる不都合は、現在普及しつつある高周波用の半
導体チップにおいては特に顕著になり、クロストークノ
イズや共振ずれの原因になる。また、各電極パッド７が
チップ外縁部に引き出されているため、設計上、１の回
路ブロックの入出力端子に接続された内部配線や再配線
を他の回路ブロック内に配置せざるを得ない場合が多
く、他の回路ブロックからの電磁波的な悪影響を受けや
すいという不都合もある。
チップは、各電極パッド７が図示しない内部配線によっ
てチップ外縁部に引き出されているため、ＣＳＰ化する
ためには再配線が必要となり、半導体装置の製造コスト
が高価になると共に、内部配線と再配線とを合わせた配
線の配線長が長くなり、信号の遅延、線間の干渉或いは
雑音の増加などを引き起こしやすいという不都合があっ
た。かかる不都合は、現在普及しつつある高周波用の半
導体チップにおいては特に顕著になり、クロストークノ
イズや共振ずれの原因になる。また、各電極パッド７が
チップ外縁部に引き出されているため、設計上、１の回
路ブロックの入出力端子に接続された内部配線や再配線
を他の回路ブロック内に配置せざるを得ない場合が多
く、他の回路ブロックからの電磁波的な悪影響を受けや
すいという不都合もある。
【０００８】本発明は、かかる従来技術の不備を解消す
るためになされたものであって、その目的は、安価にし
て信号の遅延や線間の干渉それに雑音の増加などを引き
起こしにくい半導体チップ及びこれを用いた半導体装置
を提供することにある。
るためになされたものであって、その目的は、安価にし
て信号の遅延や線間の干渉それに雑音の増加などを引き
起こしにくい半導体チップ及びこれを用いた半導体装置
を提供することにある。
【０００９】
【課題を解決するための手段】本発明は、前記の課題を
解決するため、半導体チップについては、複数の回路ブ
ロックと、これら各回路ブロックのそれぞれに形成され
た入出力端子と、当該入出力端子より引き出された内部
配線と、当該内部配線を介して前記入出力端子に接続さ
れた電極パッドとを有する半導体チップにおいて、前記
入出力端子と当該入出力端子に接続された前記内部配線
及び電極パッドの全部又は一部を、前記入出力端子が形
成された各回路ブロック内に配置するという構成にし
た。
解決するため、半導体チップについては、複数の回路ブ
ロックと、これら各回路ブロックのそれぞれに形成され
た入出力端子と、当該入出力端子より引き出された内部
配線と、当該内部配線を介して前記入出力端子に接続さ
れた電極パッドとを有する半導体チップにおいて、前記
入出力端子と当該入出力端子に接続された前記内部配線
及び電極パッドの全部又は一部を、前記入出力端子が形
成された各回路ブロック内に配置するという構成にし
た。
【００１０】このように、入出力端子と当該入出力端子
に接続された内部配線及び電極パッドの全部又は一部を
入出力端子が形成された各回路ブロック内に配置する
と、当該半導体チップを用いてＣＳＰを作製する場合
に、内部配線及び再配線の線路長を短くできるので、冗
長な再配線による信号の遅延、線間の干渉あるいは雑音
の増加を低減でき、再配線の設計を簡略化することがで
きる。また、１の回路ブロックの入出力端子に接続され
た内部配線や再配線を他の回路ブロック内に配置しない
か、してもその数量を減少するので、他の回路ブロック
からの電磁波的な悪影響を防止することができる。した
がって、高性能かつ低コストにして信頼性の高い半導体
装置を作製できる。
に接続された内部配線及び電極パッドの全部又は一部を
入出力端子が形成された各回路ブロック内に配置する
と、当該半導体チップを用いてＣＳＰを作製する場合
に、内部配線及び再配線の線路長を短くできるので、冗
長な再配線による信号の遅延、線間の干渉あるいは雑音
の増加を低減でき、再配線の設計を簡略化することがで
きる。また、１の回路ブロックの入出力端子に接続され
た内部配線や再配線を他の回路ブロック内に配置しない
か、してもその数量を減少するので、他の回路ブロック
からの電磁波的な悪影響を防止することができる。した
がって、高性能かつ低コストにして信頼性の高い半導体
装置を作製できる。
【００１１】また、本発明は、前記の課題を解決するた
め、半導体装置については、複数の回路ブロックと、こ
れら各回路ブロックのそれぞれに形成された入出力端子
と、当該入出力端子より引き出された内部配線と、当該
内部配線を介して前記入出力端子に接続された電極パッ
ドとを有する半導体チップを用い、前記回路ブロックの
形成面上に絶縁層を介して前記電極パッドと接続された
再配線を形成してなる半導体装置において、前記入出力
端子と当該入出力端子に接続された前記内部配線及び電
極パッド並びに再配線の全部又は一部を、前記入出力端
子が形成された各回路ブロック内に配置するという構成
にした。
め、半導体装置については、複数の回路ブロックと、こ
れら各回路ブロックのそれぞれに形成された入出力端子
と、当該入出力端子より引き出された内部配線と、当該
内部配線を介して前記入出力端子に接続された電極パッ
ドとを有する半導体チップを用い、前記回路ブロックの
形成面上に絶縁層を介して前記電極パッドと接続された
再配線を形成してなる半導体装置において、前記入出力
端子と当該入出力端子に接続された前記内部配線及び電
極パッド並びに再配線の全部又は一部を、前記入出力端
子が形成された各回路ブロック内に配置するという構成
にした。
【００１２】このように、入出力端子と当該入出力端子
に接続された内部配線及び電極パッド並びに再配線の全
部又は一部を入出力端子が形成された各回路ブロック内
に配置すると、内部配線及び再配線の線路長を短くでき
るので、冗長な再配線による信号の遅延、線間の干渉あ
るいは雑音の増加を低減でき、再配線の設計を簡略化す
ることができる。また、１の回路ブロックの入出力端子
に接続された内部配線や再配線を他の回路ブロック内に
配置しないか、してもその数量を減少するので、他の回
路ブロックからの電磁波的な悪影響を防止することがで
きる。したがって、高性能かつ低コストにして信頼性の
高い半導体装置を作製できる。
に接続された内部配線及び電極パッド並びに再配線の全
部又は一部を入出力端子が形成された各回路ブロック内
に配置すると、内部配線及び再配線の線路長を短くでき
るので、冗長な再配線による信号の遅延、線間の干渉あ
るいは雑音の増加を低減でき、再配線の設計を簡略化す
ることができる。また、１の回路ブロックの入出力端子
に接続された内部配線や再配線を他の回路ブロック内に
配置しないか、してもその数量を減少するので、他の回
路ブロックからの電磁波的な悪影響を防止することがで
きる。したがって、高性能かつ低コストにして信頼性の
高い半導体装置を作製できる。
【００１３】
【発明の実施の形態】本発明に係る半導体チップの実施
形態例を図１乃至図３に基づいて説明する。図１は第１
実施形態例に係る半導体チップの平面図、図２は第２実
施形態例に係る半導体チップの平面図、図３は第３実施
形態例に係る半導体チップの平面図である。
形態例を図１乃至図３に基づいて説明する。図１は第１
実施形態例に係る半導体チップの平面図、図２は第２実
施形態例に係る半導体チップの平面図、図３は第３実施
形態例に係る半導体チップの平面図である。
【００１４】第１実施形態例に係る半導体チップ２０
は、図１に示すように、回路形成面にＣＰＵコア１と、
ＤＳＰコア２と、アナログ回路３と、アナログ・ディジ
タル変換回路４と、メモリ（ＲＯＭ／ＲＡＭ）５と、ロ
ジック回路６とが分割して形成され、前記各回路ブロッ
ク１〜６の周辺部内側に沿って、それぞれ電極パッド１
ａ〜６ａが配置されている。
は、図１に示すように、回路形成面にＣＰＵコア１と、
ＤＳＰコア２と、アナログ回路３と、アナログ・ディジ
タル変換回路４と、メモリ（ＲＯＭ／ＲＡＭ）５と、ロ
ジック回路６とが分割して形成され、前記各回路ブロッ
ク１〜６の周辺部内側に沿って、それぞれ電極パッド１
ａ〜６ａが配置されている。
【００１５】前記ＣＰＵコア１内に配置された電極パッ
ド１ａは、ＣＰＵコア１内に形成された入出力端子１ｂ
と、ＣＰＵコア１内に形成された内部配線１ｃを介して
接続されている。以下、これと同様に、ＤＳＰコア２内
に配置された電極パッド２ａは、ＤＳＰコア２内に形成
された入出力端子２ｂと、ＤＳＰコア２内に形成された
内部配線２ｃを介して接続され、アナログ回路３内に配
置された電極パッド３ａは、アナログ回路３内に形成さ
れた入出力端子３ｂと、アナログ回路３内に形成された
内部配線３ｃを介して接続され、アナログ・ディジタル
変換回路４内に配置された電極パッド４ａは、アナログ
・ディジタル変換回路４内に形成された入出力端子４ｂ
と、アナログ・ディジタル変換回路４内に形成された内
部配線４ｃを介して接続され、メモリ（ＲＯＭ／ＲＡ
Ｍ）５内に配置された電極パッド５ａは、メモリ（ＲＯ
Ｍ／ＲＡＭ）５内に形成された入出力端子５ｂと、メモ
リ（ＲＯＭ／ＲＡＭ）５内に形成された内部配線５ｃを
介して接続され、ロジック回路６内に配置された電極パ
ッド６ａは、ロジック回路６内に形成された入出力端子
６ｂと、ロジック回路６内に形成された内部配線５ｃを
介して接続されている。なお、図１においては、図示を
容易にするために、各回路ブロックについて１つの入出
力端子１ｂ〜６ｂと１つの内部配線１ｃ〜６ｃしか図示
されていないが、電極パッド１ａ〜６ａの数に応じた数
の入出力端子と内部配線とを有することはもちろんであ
る。
ド１ａは、ＣＰＵコア１内に形成された入出力端子１ｂ
と、ＣＰＵコア１内に形成された内部配線１ｃを介して
接続されている。以下、これと同様に、ＤＳＰコア２内
に配置された電極パッド２ａは、ＤＳＰコア２内に形成
された入出力端子２ｂと、ＤＳＰコア２内に形成された
内部配線２ｃを介して接続され、アナログ回路３内に配
置された電極パッド３ａは、アナログ回路３内に形成さ
れた入出力端子３ｂと、アナログ回路３内に形成された
内部配線３ｃを介して接続され、アナログ・ディジタル
変換回路４内に配置された電極パッド４ａは、アナログ
・ディジタル変換回路４内に形成された入出力端子４ｂ
と、アナログ・ディジタル変換回路４内に形成された内
部配線４ｃを介して接続され、メモリ（ＲＯＭ／ＲＡ
Ｍ）５内に配置された電極パッド５ａは、メモリ（ＲＯ
Ｍ／ＲＡＭ）５内に形成された入出力端子５ｂと、メモ
リ（ＲＯＭ／ＲＡＭ）５内に形成された内部配線５ｃを
介して接続され、ロジック回路６内に配置された電極パ
ッド６ａは、ロジック回路６内に形成された入出力端子
６ｂと、ロジック回路６内に形成された内部配線５ｃを
介して接続されている。なお、図１においては、図示を
容易にするために、各回路ブロックについて１つの入出
力端子１ｂ〜６ｂと１つの内部配線１ｃ〜６ｃしか図示
されていないが、電極パッド１ａ〜６ａの数に応じた数
の入出力端子と内部配線とを有することはもちろんであ
る。
【００１６】本例の半導体チップ２０は、１の回路ブロ
ック（例えば、ＣＰＵコア１）に形成された入出力端子
（例えば、１ｂ）と電気的に接続される内部配線（例え
ば、１ｃ）及び電極パッド（例えば、１ａ）を、全て当
該１の回路ブロック内に配置するので、全ての電極パッ
ドを半導体チップの外周縁に沿って配置する場合に比べ
て、ＣＳＰを作製する場合の内部配線及び再配線の線路
長を短くでき、冗長な再配線による信号の遅延、線間の
干渉あるいは雑音の増加を低減できて、再配線の設計を
簡略化することができる。また、１の回路ブロックの入
出力端子に接続された内部配線や再配線を他の回路ブロ
ック内に配置しないので、他の回路ブロックからの電磁
波的な悪影響を防止することができる。さらに、本例の
半導体チップ２０は、各回路ブロック１〜６の周辺部内
側に沿って電極パッド１ａ〜６ａを配置したので、各回
路ブロック１〜６内における線間の干渉及び雑音の増加
なども低減することができる。よって、高性能かつ低コ
ストにして信頼性の高い半導体装置を作製できる。
ック（例えば、ＣＰＵコア１）に形成された入出力端子
（例えば、１ｂ）と電気的に接続される内部配線（例え
ば、１ｃ）及び電極パッド（例えば、１ａ）を、全て当
該１の回路ブロック内に配置するので、全ての電極パッ
ドを半導体チップの外周縁に沿って配置する場合に比べ
て、ＣＳＰを作製する場合の内部配線及び再配線の線路
長を短くでき、冗長な再配線による信号の遅延、線間の
干渉あるいは雑音の増加を低減できて、再配線の設計を
簡略化することができる。また、１の回路ブロックの入
出力端子に接続された内部配線や再配線を他の回路ブロ
ック内に配置しないので、他の回路ブロックからの電磁
波的な悪影響を防止することができる。さらに、本例の
半導体チップ２０は、各回路ブロック１〜６の周辺部内
側に沿って電極パッド１ａ〜６ａを配置したので、各回
路ブロック１〜６内における線間の干渉及び雑音の増加
なども低減することができる。よって、高性能かつ低コ
ストにして信頼性の高い半導体装置を作製できる。
【００１７】第２実施形態例に係る半導体チップ３０
は、図２に示すように、電極パッド１ａ〜６ａが、各回
路ブロック１〜６内に格子状に分散して配置されてい
る。その他については、第１実施形態例に係る半導体チ
ップ２０と同じであるので、説明を省略する。
は、図２に示すように、電極パッド１ａ〜６ａが、各回
路ブロック１〜６内に格子状に分散して配置されてい
る。その他については、第１実施形態例に係る半導体チ
ップ２０と同じであるので、説明を省略する。
【００１８】本例の半導体チップ３０は、第１実施形態
例に係る半導体チップ２０と同様の効果を有するほか、
電極パッド１ａ〜６ａが各回路ブロック１〜６内に格子
状に分散して配置されているので、実装基板の配線のマ
ージンを増加させることができ、実装信頼性の高い製品
が得られる。
例に係る半導体チップ２０と同様の効果を有するほか、
電極パッド１ａ〜６ａが各回路ブロック１〜６内に格子
状に分散して配置されているので、実装基板の配線のマ
ージンを増加させることができ、実装信頼性の高い製品
が得られる。
【００１９】第３実施形態例に係る半導体チップ４０
は、図３に示すように、電極パッド１ａ〜６ａが、各回
路ブロック１〜６内に千鳥状に分散して配置されてい
る。その他については、第１実施形態例に係る半導体チ
ップ２０と同じであるので、説明を省略する。
は、図３に示すように、電極パッド１ａ〜６ａが、各回
路ブロック１〜６内に千鳥状に分散して配置されてい
る。その他については、第１実施形態例に係る半導体チ
ップ２０と同じであるので、説明を省略する。
【００２０】本例の半導体チップ４０は、第１実施形態
例に係る半導体チップ２０と同様の効果を有するほか、
電極パッド１ａ〜６ａが各回路ブロック１〜６内に千鳥
状に分散して配置されているので、実装基板の配線のマ
ージンを増加させることができ、実装信頼性の高い製品
が得られる。
例に係る半導体チップ２０と同様の効果を有するほか、
電極パッド１ａ〜６ａが各回路ブロック１〜６内に千鳥
状に分散して配置されているので、実装基板の配線のマ
ージンを増加させることができ、実装信頼性の高い製品
が得られる。
【００２１】なお、前記各実施形態例においては、１の
回路ブロック（例えば、ＣＰＵコア１）に形成された入
出力端子（例えば、１ｂ）と電気的に接続される内部配
線（例えば、１ｃ）及び電極パッド（例えば、１ａ）
を、全て当該１の回路ブロック内に配置したが、必ずし
も全ての内部配線及び電極パッドを当該１の回路ブロッ
ク内に配置する必要はなく、線路長の短縮を図ることが
でき、かつ線間の干渉や雑音の増加等の不都合を生じな
い場合には、一部の内部配線及び電極パッドを当該１の
回路ブロック外に配置することも可能である。
回路ブロック（例えば、ＣＰＵコア１）に形成された入
出力端子（例えば、１ｂ）と電気的に接続される内部配
線（例えば、１ｃ）及び電極パッド（例えば、１ａ）
を、全て当該１の回路ブロック内に配置したが、必ずし
も全ての内部配線及び電極パッドを当該１の回路ブロッ
ク内に配置する必要はなく、線路長の短縮を図ることが
でき、かつ線間の干渉や雑音の増加等の不都合を生じな
い場合には、一部の内部配線及び電極パッドを当該１の
回路ブロック外に配置することも可能である。
【００２２】次に、本発明に係る半導体装置の実施形態
を、図４及び図５に基づいて説明する。図４は第１実施
形態例に係る半導体装置の断面図、図５は第２実施形態
例に係る半導体装置の断面図である。
を、図４及び図５に基づいて説明する。図４は第１実施
形態例に係る半導体装置の断面図、図５は第２実施形態
例に係る半導体装置の断面図である。
【００２３】第１実施形態例に係る半導体装置５０は、
図４に示すように、前記半導体チップ２０に形成された
電極パッド１ａ〜６ａ上に直接バンプ１１を形成したこ
とを特徴とする。バンプ１１としては、金バンプやニッ
ケルバンプそれにはんだバンプなどを形成することがで
きる。なお、図４の例では、前記第１実施例に係る半導
体チップ２０を用いたが、本発明の要旨はこれに限定さ
れるものではなく、本発明に係る任意の半導体チップを
用いることができる。
図４に示すように、前記半導体チップ２０に形成された
電極パッド１ａ〜６ａ上に直接バンプ１１を形成したこ
とを特徴とする。バンプ１１としては、金バンプやニッ
ケルバンプそれにはんだバンプなどを形成することがで
きる。なお、図４の例では、前記第１実施例に係る半導
体チップ２０を用いたが、本発明の要旨はこれに限定さ
れるものではなく、本発明に係る任意の半導体チップを
用いることができる。
【００２４】本例の半導体装置５０は、図１に示した第
１実施形態例に係る半導体チップ２０を用い、当該半導
体チップ２０に形成された電極パッド１ａ〜６ａ上に直
接バンプ１１を形成したので、１の回路ブロック（例え
ば、ＣＰＵコア１）に形成された入出力端子（例えば、
１ｂ）と電気的に接続される全ての内部配線（例えば、
１ｃ）、電極パッド（例えば、１ａ）及びバンプ８を当
該１の回路ブロック内に配置することができる。よっ
て、全ての電極パッドを半導体チップの外周縁に沿って
配置する場合に比べて、バンプ付きの半導体装置を作製
する場合の内部配線１ｃ〜６ｃの線路長を短くでき、冗
長な配線による信号の遅延、線間の干渉あるいは雑音の
増加を低減することができる。また、１の回路ブロック
の入出力端子に接続された内部配線等を他の回路ブロッ
ク内に配置しないので、他の回路ブロックからの電磁波
的な悪影響を防止することができる。さらに、本例の半
導体装置５０は、各回路ブロック１〜６の周辺部内側に
沿って電極パッド１ａ〜６ａが配置された半導体チップ
２０を用いたので、各回路ブロック１〜６内における線
間の干渉及び雑音の増加なども低減することができる。
よって、高性能かつ低コストにして信頼性の高い半導体
装置を作製できる。
１実施形態例に係る半導体チップ２０を用い、当該半導
体チップ２０に形成された電極パッド１ａ〜６ａ上に直
接バンプ１１を形成したので、１の回路ブロック（例え
ば、ＣＰＵコア１）に形成された入出力端子（例えば、
１ｂ）と電気的に接続される全ての内部配線（例えば、
１ｃ）、電極パッド（例えば、１ａ）及びバンプ８を当
該１の回路ブロック内に配置することができる。よっ
て、全ての電極パッドを半導体チップの外周縁に沿って
配置する場合に比べて、バンプ付きの半導体装置を作製
する場合の内部配線１ｃ〜６ｃの線路長を短くでき、冗
長な配線による信号の遅延、線間の干渉あるいは雑音の
増加を低減することができる。また、１の回路ブロック
の入出力端子に接続された内部配線等を他の回路ブロッ
ク内に配置しないので、他の回路ブロックからの電磁波
的な悪影響を防止することができる。さらに、本例の半
導体装置５０は、各回路ブロック１〜６の周辺部内側に
沿って電極パッド１ａ〜６ａが配置された半導体チップ
２０を用いたので、各回路ブロック１〜６内における線
間の干渉及び雑音の増加なども低減することができる。
よって、高性能かつ低コストにして信頼性の高い半導体
装置を作製できる。
【００２５】第２実施形態例に係る半導体装置６０は、
図５に示すように、前記半導体チップ２０と、当該半導
体チップ２０の電極パッド１ａ〜６ａ形成部を除く部分
に形成された第１絶縁層１２と、当該第１絶縁層１２上
に形成され、一端が前記電極パッド１ａ〜６ａに接続さ
れ、他端にランド端子１３が形成された再配線１４と、
前記ランド端子１３の一部を除く部分に形成された第２
絶縁層１５と、前記ランド端子１３上に形成されたはん
だボール１６とからなることを特徴とする。前記再配線
１４は、当該再配線１４が接続される入出力端子を有す
る回路ブロック内に形成される。なお、図５の例では、
前記第１実施例に係る半導体チップ２０を用いたが、本
発明の要旨はこれに限定されるものではなく、本発明に
係る任意の半導体チップを用いることができる。
図５に示すように、前記半導体チップ２０と、当該半導
体チップ２０の電極パッド１ａ〜６ａ形成部を除く部分
に形成された第１絶縁層１２と、当該第１絶縁層１２上
に形成され、一端が前記電極パッド１ａ〜６ａに接続さ
れ、他端にランド端子１３が形成された再配線１４と、
前記ランド端子１３の一部を除く部分に形成された第２
絶縁層１５と、前記ランド端子１３上に形成されたはん
だボール１６とからなることを特徴とする。前記再配線
１４は、当該再配線１４が接続される入出力端子を有す
る回路ブロック内に形成される。なお、図５の例では、
前記第１実施例に係る半導体チップ２０を用いたが、本
発明の要旨はこれに限定されるものではなく、本発明に
係る任意の半導体チップを用いることができる。
【００２６】本例の半導体装置６０は、図１に示した第
１実施形態例に係る半導体チップ２０を用い、かつ、再
配線１４を、当該再配線１４が接続される入出力端子を
有する回路ブロック内に形成したので、１の回路ブロッ
ク（例えば、ＣＰＵコア１）に形成された入出力端子
（例えば、１ｂ）と電気的に接続される全ての内部配線
（例えば、１ｃ）、電極パッド（例えば、１ａ）、再配
線１５及びはんだボール１６を当該１の回路ブロック内
に配置することができる。よって、全ての電極パッドを
半導体チップの外周縁に沿って配置する場合に比べて、
ＣＳＰタイプの半導体装置を作製する場合の内部配線１
ｃ〜６ｃ及び再配線１４の線路長を短くでき、冗長な再
配線による信号の遅延、線間の干渉あるいは雑音の増加
を低減できて、再配線の設計を簡略化することができ
る。また、１の回路ブロックの入出力端子に接続された
内部配線や再配線を他の回路ブロック内に配置しないの
で、他の回路ブロックからの電磁波的な悪影響を防止す
ることができる。さらに、本例の半導体装置５０は、各
回路ブロック１〜６の周辺部内側に沿って電極パッド１
ａ〜６ａが配置された半導体チップ２０を用いたので、
各回路ブロック１〜６内における線間の干渉及び雑音の
増加なども低減することができる。よって、高性能かつ
低コストにして信頼性の高い半導体装置を作製できる。
１実施形態例に係る半導体チップ２０を用い、かつ、再
配線１４を、当該再配線１４が接続される入出力端子を
有する回路ブロック内に形成したので、１の回路ブロッ
ク（例えば、ＣＰＵコア１）に形成された入出力端子
（例えば、１ｂ）と電気的に接続される全ての内部配線
（例えば、１ｃ）、電極パッド（例えば、１ａ）、再配
線１５及びはんだボール１６を当該１の回路ブロック内
に配置することができる。よって、全ての電極パッドを
半導体チップの外周縁に沿って配置する場合に比べて、
ＣＳＰタイプの半導体装置を作製する場合の内部配線１
ｃ〜６ｃ及び再配線１４の線路長を短くでき、冗長な再
配線による信号の遅延、線間の干渉あるいは雑音の増加
を低減できて、再配線の設計を簡略化することができ
る。また、１の回路ブロックの入出力端子に接続された
内部配線や再配線を他の回路ブロック内に配置しないの
で、他の回路ブロックからの電磁波的な悪影響を防止す
ることができる。さらに、本例の半導体装置５０は、各
回路ブロック１〜６の周辺部内側に沿って電極パッド１
ａ〜６ａが配置された半導体チップ２０を用いたので、
各回路ブロック１〜６内における線間の干渉及び雑音の
増加なども低減することができる。よって、高性能かつ
低コストにして信頼性の高い半導体装置を作製できる。
【００２７】
【発明の効果】本発明の半導体チップは、入出力端子と
当該入出力端子に接続された内部配線及び電極パッドの
全部又は一部を入出力端子が形成された各回路ブロック
内に配置したので、当該半導体チップを用いてＣＳＰを
作製する場合に、内部配線及び再配線の線路長を短くす
ることができ、冗長な再配線による信号の遅延、線間の
干渉あるいは雑音の増加を低減できて、再配線の設計を
簡略化することができる。また、１の回路ブロックの入
出力端子に接続された内部配線や再配線を他の回路ブロ
ック内に配置しないか、してもその数量を減少するの
で、他の回路ブロックからの電磁波的な悪影響を防止す
ることができる。したがって、高性能かつ低コストにし
て信頼性の高い半導体装置を作製できる。
当該入出力端子に接続された内部配線及び電極パッドの
全部又は一部を入出力端子が形成された各回路ブロック
内に配置したので、当該半導体チップを用いてＣＳＰを
作製する場合に、内部配線及び再配線の線路長を短くす
ることができ、冗長な再配線による信号の遅延、線間の
干渉あるいは雑音の増加を低減できて、再配線の設計を
簡略化することができる。また、１の回路ブロックの入
出力端子に接続された内部配線や再配線を他の回路ブロ
ック内に配置しないか、してもその数量を減少するの
で、他の回路ブロックからの電磁波的な悪影響を防止す
ることができる。したがって、高性能かつ低コストにし
て信頼性の高い半導体装置を作製できる。
【００２８】本発明の半導体装置は、入出力端子と当該
入出力端子に接続された内部配線及び電極パッド並びに
再配線の全部又は一部を入出力端子が形成された各回路
ブロック内に配置するので、内部配線及び再配線の線路
長を短くすることができ、冗長な再配線による信号の遅
延、線間の干渉あるいは雑音の増加を低減できて、再配
線の設計を簡略化することができる。また、１の回路ブ
ロックの入出力端子に接続された内部配線や再配線を他
の回路ブロック内に配置しないか、してもその数量を減
少するので、他の回路ブロックからの電磁波的な悪影響
を防止することができる。したがって、高性能かつ低コ
ストにして信頼性の高い半導体装置を作製できる。
入出力端子に接続された内部配線及び電極パッド並びに
再配線の全部又は一部を入出力端子が形成された各回路
ブロック内に配置するので、内部配線及び再配線の線路
長を短くすることができ、冗長な再配線による信号の遅
延、線間の干渉あるいは雑音の増加を低減できて、再配
線の設計を簡略化することができる。また、１の回路ブ
ロックの入出力端子に接続された内部配線や再配線を他
の回路ブロック内に配置しないか、してもその数量を減
少するので、他の回路ブロックからの電磁波的な悪影響
を防止することができる。したがって、高性能かつ低コ
ストにして信頼性の高い半導体装置を作製できる。
【図１】第１実施形態例に係る半導体チップの平面図で
ある。
ある。
【図２】第２実施形態例に係る半導体チップの平面図で
ある。
ある。
【図３】第３実施形態例に係る半導体チップの平面図で
ある。
ある。
【図４】第１実施形態例に係る半導体装置の断面図であ
る。
る。
【図５】第２実施形態例に係る半導体装置の断面図であ
る。
る。
【図６】従来例に係る半導体チップの平面図である。
１〜６ 回路ブロック
１１ バンプ
１２ 第１絶縁層
１３ ランド端子
１４ 再配線
１５ 第２絶縁層
１６ はんだボール
２０，３０，４０ 半導体チップ
５０，６０ 半導体装置
─────────────────────────────────────────────────────
フロントページの続き
Ｆターム(参考） 5F038 BH01 BH19 CA03 CA10 CD09
DF12 DF14 EZ20
5F064 AA06 BB35 DD42 EE08 EE46
EE47 EE53
Claims (2)
- 【請求項１】 複数の回路ブロックと、これら各回路ブ
ロックのそれぞれに形成された入出力端子と、当該入出
力端子より引き出された内部配線と、当該内部配線を介
して前記入出力端子に接続された電極パッドとを有する
半導体チップにおいて、前記入出力端子と当該入出力端
子に接続された前記内部配線及び電極パッドの全部又は
一部を、前記入出力端子が形成された各回路ブロック内
に配置したことを特徴とする半導体チップ。 - 【請求項２】 複数の回路ブロックと、これら各回路ブ
ロックのそれぞれに形成された入出力端子と、当該入出
力端子より引き出された内部配線と、当該内部配線を介
して前記入出力端子に接続された電極パッドとを有する
半導体チップを用い、前記回路ブロックの形成面上に絶
縁層を介して前記電極パッドと接続された再配線を形成
してなる半導体装置において、前記入出力端子と当該入
出力端子に接続された前記内部配線及び電極パッド並び
に再配線の全部又は一部を、前記入出力端子が形成され
た各回路ブロック内に配置したことを特徴とする半導体
装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001253067A JP4414117B2 (ja) | 2001-08-23 | 2001-08-23 | 半導体チップ及びこれを用いた半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001253067A JP4414117B2 (ja) | 2001-08-23 | 2001-08-23 | 半導体チップ及びこれを用いた半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2003068859A true JP2003068859A (ja) | 2003-03-07 |
| JP4414117B2 JP4414117B2 (ja) | 2010-02-10 |
Family
ID=19081448
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2001253067A Expired - Fee Related JP4414117B2 (ja) | 2001-08-23 | 2001-08-23 | 半導体チップ及びこれを用いた半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP4414117B2 (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2005123591A (ja) * | 2003-09-25 | 2005-05-12 | Rohm Co Ltd | 半導体装置及びこれを実装した電子機器 |
| JP2006156937A (ja) * | 2004-09-28 | 2006-06-15 | Rohm Co Ltd | 半導体装置 |
| WO2009141950A1 (ja) * | 2008-05-19 | 2009-11-26 | パナソニック株式会社 | 半導体集積回路 |
| JP2015090973A (ja) * | 2013-11-07 | 2015-05-11 | セイコーエプソン株式会社 | 半導体回路装置、発振器、電子機器及び移動体 |
-
2001
- 2001-08-23 JP JP2001253067A patent/JP4414117B2/ja not_active Expired - Fee Related
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2005123591A (ja) * | 2003-09-25 | 2005-05-12 | Rohm Co Ltd | 半導体装置及びこれを実装した電子機器 |
| JP2006156937A (ja) * | 2004-09-28 | 2006-06-15 | Rohm Co Ltd | 半導体装置 |
| WO2009141950A1 (ja) * | 2008-05-19 | 2009-11-26 | パナソニック株式会社 | 半導体集積回路 |
| JP2015090973A (ja) * | 2013-11-07 | 2015-05-11 | セイコーエプソン株式会社 | 半導体回路装置、発振器、電子機器及び移動体 |
| TWI672793B (zh) * | 2013-11-07 | 2019-09-21 | 日商精工愛普生股份有限公司 | 半導體電路裝置、電子裝置、電子機器及移動體 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP4414117B2 (ja) | 2010-02-10 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US6531338B2 (en) | Method of manufacturing a semiconductor structure having stacked semiconductor devices | |
| US7215016B2 (en) | Multi-chips stacked package | |
| US7230332B2 (en) | Chip package with embedded component | |
| US20100164087A1 (en) | Semiconductor device having a stacked chip structure | |
| JP2002170918A (ja) | 半導体装置及びその製造方法 | |
| JP2002033441A (ja) | 半導体装置 | |
| JP3927783B2 (ja) | 半導体部品 | |
| US7868439B2 (en) | Chip package and substrate thereof | |
| JPH10284544A (ja) | 半導体装置およびその製造方法 | |
| JP2009004721A (ja) | 半導体パッケージ及びその製造方法 | |
| JP2003068859A (ja) | 半導体チップ及びこれを用いた半導体装置 | |
| JP3166490B2 (ja) | Ｂｇａ型半導体装置 | |
| JP4150604B2 (ja) | 半導体装置 | |
| US20080116585A1 (en) | Multi-chip structure | |
| JPH1197827A (ja) | プリント配線基板および電子部品が実装されたプリント配線基板 | |
| US7091608B2 (en) | Chip package | |
| US20120223425A1 (en) | Semiconductor device and fabrication method thereof | |
| KR100579002B1 (ko) | 웨이퍼 상태에서의 멀티 칩 스케일 패키지 제조방법 | |
| CN220914217U (zh) | 一种芯片封装结构及其基板 | |
| JP2004273706A (ja) | 電子回路装置 | |
| JP2004111543A (ja) | 半導体チップ | |
| JP2003068933A (ja) | 半導体装置 | |
| JP2004079559A (ja) | 半導体チップ | |
| JP2000068415A (ja) | チップスケ―ルパッケ―ジ素子の製造方法及びチップスケ―ルパッケ―ジ素子 | |
| KR200278535Y1 (ko) | 칩 크기 패키지 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20080415 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20090310 |
|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20090312 |
|
| A711 | Notification of change in applicant |
Free format text: JAPANESE INTERMEDIATE CODE: A711 Effective date: 20090313 |
|
| A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A821 Effective date: 20090313 |
|
| A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20090430 |
|
| A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20090604 |
|
| A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A821 Effective date: 20090604 |
|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20090714 |
|
| A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20091009 |
|
| A911 | Transfer of reconsideration by examiner before appeal (zenchi) |
Free format text: JAPANESE INTERMEDIATE CODE: A911 Effective date: 20091021 |
|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20091117 |
|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20091119 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20121127 Year of fee payment: 3 |
|
| R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20121127 Year of fee payment: 3 |
|
| S111 | Request for change of ownership or part of ownership |
Free format text: JAPANESE INTERMEDIATE CODE: R313111 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20121127 Year of fee payment: 3 |
|
| R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
| LAPS | Cancellation because of no payment of annual fees |