JP3927783B2 - 半導体部品 - Google Patents

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Description

【０００１】
【発明の属する技術分野】
本発明は、電極端子が微少間隔で配置されている半導体チップにおける再配線パターンの配置を特徴とする半導体部品に関する。
【０００２】
【従来の技術】
ウエハレベルパッケージは半導体ウエハの段階でウエハの表面に再配線パターンを形成する処理を施して半導体部品とするものであり、ウエハレベルで所定の処理を施した後、個片に分割して得られる。これらの半導体部品は、実装基板に搭載したり、チップオンチップのように積み重ねて搭載するといった使われ方がされる。
【０００３】
これらの半導体部品を製造する場合は、半導体ウエハに形成されている個々のチップに対し、その電極端子から所定位置までの配線（再配線という）を形成し、さらに外部電極を形成し、あるいはワイヤボンディングによる接続によって実装基板等に実装する処理がなされる。
図６は、半導体ウエハ１０の表面に電気的な絶縁層１２を設け、絶縁層１２の表面に電極端子１４とビア１５を介して電気的に接続させて再配線パターン１６を形成した状態を示す。再配線パターン１６は、たとえば一端側を電極端子１４に電気的に接続し、他端側を外部接続端子を接合するランド部あるいはワイヤボンディングのボンディング部として形成される。再配線パターン１６は絶縁層１２の表面上に任意のパターンに形成することができるから、電極端子１４から再配線パターン１６を引き出して適宜ランド部やボンディング部を配置するといった用い方がなされる。
【０００４】
【発明が解決しようとする課題】
図５は従来の再配線パターンの形成例を示すもので、電極端子１４と再配線パターン１６との接続部の平面配置を示す。電極端子１４は半導体ウエハ１０の表面に一定間隔をあけて四角形状に形成されており、その電極端子１４の平面内にビア穴１８が形成され、ビア穴１８の内面の導体層がビアとして形成されている。ビア穴１８の周縁部には一定幅でビアパッド２０が形成されているが、これは再配線パターン１６とビアとの電気的接続を確保するためのものである。
【０００５】
ところで、最近の半導体チップでは小型化して端子数が増えてきているため、電極端子１４の配置間隔が狭まり、隣接するビアパッド２０の間隔Ｓが十分にとれなくなるという問題が生じてきた。図５に示す例では、電極端子１４の幅寸法よりもビアパッド２０の径寸法Ｒが大きく設定されているが、電極端子１４の配置間隔が狭くなってきた場合には、ビア穴１８を小さくしてビアパッド２０の径寸法Ｒを小さくすることでビアパッド２０の配置間隔を確保することが可能である。しかしながら、ビア穴１８をより小さく形成することは加工精度の問題と接続抵抗が高くなるという問題があり、またビアパッド２０を小さくすると再配線パターン１６との電気的接続の確実性が低くなるという問題がある。
【０００６】
また、再配線パターンにボンディング部を設けて基板や他の半導体チップとの接続をワイヤボンディングによって行う場合は、半導体チップの電極端子の近傍にボンディング部を設けることが必要になる。この場合、半導体チップの電極端子の配置間隔が狭い場合には電極端子の近傍にボンディング領域を十分確保することが困難になるという問題がある。
【０００７】
そこで、本発明はこれらの課題を解決すべくなされたものであり、その目的とするところは電極端子が微少間隔で配置される場合であっても、ビアパッドを縮径したり配線幅を狭めることなく容易にかつ確実に再配線パターンを形成することができ、また、電極端子の近傍にボンディング部を確保することができて、ワイヤボンディングによる接続に容易に対応することができる半導体部品を提供するにある。
【０００８】
【課題を解決するための手段】
上記目的を達成するため、本発明は次の構成を備える。
すなわち、半導体素子の電極端子形成面に、平面形状が長方形状に形成された電極端子が並列して配置され、電極端子形成面を被覆する電気的絶縁層の表面に前記電極端子とビアを介して電気的に接続して再配線パターンが形成された半導体部品において、前記電気的絶縁層の表面に形成するビアパッドの平面配置を隣接する電極端子ごとに、電極端子の長手方向の一方側と他方側に交互に偏位させた配置とし、前記ビアパッドに接続して再配線パターンを設けたことを特徴とする。
また、前記再配線パターンのビアパッドの近傍部分に、配線パターンを幅広に形成してワイヤボンディングによって接続されるボンディング部を設けたことを特徴とする。
また、前記ボンディング部を、ビアパッドから隣接する電極端子の領域上に延出して設けたことを特徴とする。
【０００９】
また、半導体素子の電極端子形成面を被覆する電気的絶縁層の表面に、電極端子とビアを介して電気的に接続して再配線パターンが形成された半導体部品において、前記再配線パターンのビアパッドの近傍部分に、配線パターンを幅広に形成してワイヤボンディングによって接続されるボンディング部を設けたことを特徴とする。
また、前記ボンディング部を、前記ビアパッドの近傍部分で相互に干渉しない位置に設けたことを特徴とする。
【００１０】
【発明の実施の形態】
以下、本発明の好適な実施の形態を添付図面に基づいて詳細に説明する。
図１は、本発明に係る半導体部品における再配線パターンの形成例を示す説明図である。同図で１４はウエハ上に形成されている電極端子、１６は電極端子１４に電気的に接続されている再配線パターンである。本実施形態の半導体部品において特徴的な構成は、平面形状が長方形に形成されて並列して配置された電極端子１４に電気的に接続して配置するビアパッド２０を、隣接する電極端子１４ごとに電極端子１４の長手方向の一方側と他方側に偏位させて配置したことである。
【００１１】
半導体チップが小型化して電極端子１４の配置間隔が狭くなると電極端子１４の接合面積が小さくなることから、電極端子１４を細長い長方形状に形成して接合面積を確保することがなされる。本実施形態の半導体部品では、このような長方形状に形成された電極端子１４が形成された半導体チップについて、ビアパッド２０をジグザグ配置とすることにより、隣接するビアパッド２０の間隔を確保し、電極端子１４の配置間隔が狭くなった場合でもビアパッド２０を縮径したり再配線パターン１６の幅寸法を小さくすることなく再配線できるようにしたことを特徴とする。
【００１２】
なお、電極端子１４に再配線パターン１６を電気的に接続して形成する方法は図６に示す従来の再配線パターン１６の形成方法と同様である。すなわち、半導体ウエハ１０の表面に電気的な絶縁層１２を形成した後、電極端子１４の配置位置に合わせてビア穴１８を形成し、めっきによりビア穴１８の内面と絶縁層１２の表面に導体層を形成して再配線パターン１６を形成する。本実施形態ではビアパッド２０をジグザグ配置とするから、絶縁層１２にビア穴１８を形成する際に隣接する電極端子１４ごとに、電極端子１４の長手方向の一方側と他方側に偏位した位置に交互にビア穴１８を形成する。
【００１３】
ビア穴１８を形成した後は、スパッタ加工によりビア穴１８の内面と絶縁層１２の表面にめっきシード層を形成し、次に、めっきシード層の表面を感光性レジストにより被覆した後、感光性レジストを露光および現像して再配線パターン１６とビアパッド２０を形成する部位を露出させたレジストパターンを形成する。そして、めっきシード層をめっき給電層として電解銅めっきを施し、めっきシード層の露出部分に導体層を形成した後、レジストパターンを溶解除去し、めっきシード層の露出部分をエッチングして除去することによりビアにより電極端子１４と電気的に接続された再配線パターン１６を形成することができる。
【００１４】
なお、これらの再配線パターン１６を形成する操作は半導体ウエハの電極形成面の全体に対して一括して行う操作である。実際の半導体ウエハは、個片の半導体チップが縦横に多数個連設されて形成されているから、これらの半導体チップの配置に合わせて所定のパターンに再配線パターン１６を形成する。
そして、再配線パターン１６を形成した後、半導体ウエハを個片に分割することにより再配線パターン１６が形成された個々の半導体チップを得ることができる。
【００１５】
通常、ビアパッド２０の直径は、再配線パターン１６の幅よりも大きくなる。よって、図１に示すように、電極端子１４が形成されている平面領域内でビアパッド２０を配置する位置を電極端子１４ごとに一方側と他方側に交互に偏位させて配置すれば、隣接する電極端子１４に形成されるビアパッド２０同士が相互に重複する配置となることが解消され、隣接するビアパッド２０の間に余裕空間を確保することが可能となる。このため、ビアパッド２０と再配線パターン１６とが隣接して配置されていてもビアパッド２０と再配線パターン１６との間には十分なスペースを確保することができる。これによって、電極端子１４の配置間隔が狭くなった場合でも、ビアパッド２０の径寸法を小さくすることなく容易に再配線パターン１６を形成することが可能となる。
【００１６】
従来の再配線パターンの形成方法では、たとえば、電極端子１４の幅寸法が８０μｍで電極端子１４の配置間隔が１０μｍ、すなわち電極端子１４のピッチが９０μｍの場合に、ビアパッドの径を８０μｍ、再配線パターン幅を５０μｍとすると、ビアパッドの間隔は１０μｍとなるが、本発明方法によれば、ビアパッドと隣接する再配線パターンとの間隔（図１のＳ１）として２５μｍの間隔を確保することができる。
【００１７】
なお、図１に示す実施形態では、各々の電極端子１４から直線的に再配線パターン１６を引き出しているが、ビアパッド２０を電極端子１４の平面領域内で偏位させて配置したことにより、図２、３に示すように、再配線パターン１６にワイヤボンディング用のボンディング部を形成することができる。
【００１８】
図２に示した再配線パターン１６の配置は、電極端子１４の一方側（先端側）に配置したビアパッド２０ａについてはビアパッド２０ａから再配線パターン１６を引き出して形成するとともに、ビアパッド２０ａから隣接する電極端子１４の上のスペース部分にビアパッド２０ａから直接ボンディング部２２ａを延出させて形成したこと、電極端子１４の他方側（後端側）に配置したビアパッド２０ｂについてはビアパッド２０ｂからの引き出しパターンにビアパッド２０ｂから直接幅広のボンディング部２２ｂを形成したことを特徴とする。
【００１９】
再配線パターン１６に形成したボンディング部２２ａ、２２ｂは、再配線パターン１６と他の半導体チップまたは実装基板（パッケージ）との間をワイヤボンディングによって電気的に接続する際にボンディングワイヤが接合される部位となる。図２は他の半導体チップまたは実装基板（パッケージ）の電極端子３０とボンディング部２２ａ、２２ｂとをボンディングワイヤ３２により接続した例を示す。
この実施形態のように、電極端子１４の平面領域内でビアパッドを一方側と他方側に偏位させて配置すれば、絶縁層１２の表面スペースを有効に使用してボンディング部２２ａ、２２ｂを形成することが可能である。
【００２０】
なお、本発明によれば、再配線パターンにワイヤボンディングによって接続するボンディング部を形成する方法は、従来と同様にビアパッドを直列に配置する場合にも適用することができる。図３に従来のビアパッドの配置の場合で、再配線パターン１６にボンディング部２２を形成した例を示す。図３(a)は一方のビアパッド２０ａについてはその後端側にビアパッド２０ａから直接幅広のボンディング部２２ａを延出して、ボンディング部２２ａから細幅の再配線パターン１６を引き出し、他方のビアパッド２０ｂについてはボンディング部２２ａと干渉しない位置で対向する再配線パターン１６に向けてボンディング部２２ｂを延出して形成し、ボンディング部２２ｂから細幅の再配線パターン１６を引き出している。
【００２１】
また、図３(b)に示す実施形態では、ビアパッド２０ａについては、ビアパッド２０ａの近傍位置で再配線パターンの側縁から対向するビアパッド２０ｂに向けてボンディング部２２ａを延出させて形成し、ビアパッド２０ｂについては、ボンディング部２２ａと干渉しない位置で、ビアパッド２０から引き出された再配線パターンから対向する配線パターンに向けてボンディング部２２ｂを延出させて形成している。
図３(a)、(b)に示す実施形態は、ビアパッド２０ａ、２０ｂの近傍部分を幅広に形成してボンディング部２２ａ、２２ｂを形成したものであり、とくにボンディング部２２ａ、２２ｂをビアパッド２０ａ、２０ｂの近傍位置で相互に干渉しない位置を選択することによって、所要のボンディング領域を確保して再配線パターンと確実にワイヤボンディングすることを可能にしたものである。
【００２２】
図４は、図２に示すボンディング部２２ａ、２２ｂを有する再配線パターン１６を形成した半導体部品４０を搭載した例を示す。この例では、半導体部品４０に他の半導体チップ４２を搭載し、実装基板４４に半導体部品４０を搭載している。半導体チップ４２はフリップチップ接続により半導体部品４０の再配線パターン１６のランド部１６ｂにバンプ４２ａを介して電気的に接続され、半導体部品４０はワイヤボンディングにより実装基板４４に電気的に接続されている。
なお、実装基板４４にかえて他の半導体チップに半導体部品４０を搭載する形態とすることもできるし、実装基板４４にかえて他の半導体パッケージに半導体部品４０を搭載する形態とすることもできる。
【００２３】
このように、再配線パターン１６にボンディング部２２ａ、２２ｂを設けることにより、半導体部品と他の半導体チップあるいは実装基板あるいは半導体パッケージとの間をワイヤボンディングによって電気的に接続することができ、種々の形態の電子装置として提供することが可能になる。
なお、ビアパッドの近傍に形成するボンディング部はビアパッドおよび再配線パターンの配置に応じて適宜パターンに形成することが可能であり、再配線パターンおよびボンディング部の配置が上述した実施形態に限定されるものではない。
【００２４】
【発明の効果】
本発明に係る半導体部品によれば、上述したように、電極端子に接続するビアパッドをジグザグ状の平面配置としたこと、ビアパッドと再配線パターンとを配置するスペースを有効に確保することが可能となり、電極端子が微少間隔で配置されている場合であっても容易に再配線パターンを形成することが可能になる。また、再配線パターンに幅広部分を形成してボンディング部を設けたことにより、再配線パターンをワイヤボンディングによって電気的に接続する部位として好適に利用することが可能になる等の著効を奏する。
【図面の簡単な説明】
【図１】再配線パターンに形成されるビアパッドと電極端子の平面配置を示す説明図である。
【図２】再配線パターンとボンディング部の平面配置を示す説明図である。
【図３】再配線パターンとボンディング部の平面配置の他の例を示す説明図である。
【図４】再配線パターンを形成した半導体チップの搭載例を示す説明図である。
【図５】従来の電極端子と再配線パターンの平面配置を示す説明図である。
【図６】再配線パターンの構成を示す断面図である。
【符号の説明】
１０ 半導体ウエハ
１２ 絶縁層
１４ 電極端子
１６ 再配線パターン
１６ｂ ランド部
１８ ビア穴
２０、２０ａ、２０ｂ ビアパッド
２２、２２ａ、２２ｂ ボンディング部
３０ 電極端子
３２ ボンディングワイヤ
４０、４２ 半導体チップ
４４ 実装基板

Claims (5)

  1. 半導体素子の電極端子形成面に、平面形状が長方形状に形成された電極端子が並列して配置され、電極端子形成面を被覆する電気的絶縁層の表面に前記電極端子とビアを介して電気的に接続して再配線パターンが形成された半導体部品において、
    前記電気的絶縁層の表面に形成するビアパッドの平面配置を隣接する電極端子ごとに、電極端子の長手方向の一方側と他方側に交互に偏位させた配置とし、
    前記ビアパッドに接続して再配線パターンを設けたことを特徴とする半導体部品。
  2. 前記再配線パターンのビアパッドの近傍部分に、配線パターンを幅広に形成してワイヤボンディングによって接続されるボンディング部を設けたことを特徴とする請求項１記載の半導体部品。
  3. 前記ボンディング部を、ビアパッドから隣接する電極端子の領域上に延出して設けたことを特徴とする請求項２記載の半導体部品。
  4. 半導体素子の電極端子形成面を被覆する電気的絶縁層の表面に、電極端子とビアを介して電気的に接続して再配線パターンが形成された半導体部品において、
    前記再配線パターンのビアパッドの近傍部分に、配線パターンを幅広に形成してワイヤボンディングによって接続されるボンディング部を設けたことを特徴とする半導体部品。
  5. 前記ボンディング部を、前記ビアパッドの近傍部分で相互に干渉しない位置に設けたことを特徴とする請求項４記載の半導体部品。
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Families Citing this family (16)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3927783B2 (ja) * 2001-10-16 2007-06-13 新光電気工業株式会社 半導体部品
JP5172069B2 (ja) * 2004-04-27 2013-03-27 富士通セミコンダクター株式会社 半導体装置
US7655387B2 (en) * 2004-09-02 2010-02-02 Micron Technology, Inc. Method to align mask patterns
CN101523584A (zh) 2005-09-02 2009-09-02 国际整流器公司 用于半导体器件电极的保护阻挡层
JP2007123665A (ja) * 2005-10-31 2007-05-17 Ricoh Co Ltd 半導体装置用電気回路
JP5082036B2 (ja) * 2005-10-31 2012-11-28 株式会社リキッド・デザイン・システムズ 半導体装置の製造方法および半導体装置
JP5056082B2 (ja) * 2006-04-17 2012-10-24 日亜化学工業株式会社 半導体発光素子
US7923373B2 (en) 2007-06-04 2011-04-12 Micron Technology, Inc. Pitch multiplication using self-assembling materials
CN101419634B (zh) * 2007-10-24 2010-10-20 中芯国际集成电路制造(上海)有限公司 一种可增大工艺窗口的金属层版图布图方法
US8076786B2 (en) 2008-07-11 2011-12-13 Advanced Semiconductor Engineering, Inc. Semiconductor package and method for packaging a semiconductor package
US8110931B2 (en) 2008-07-11 2012-02-07 Advanced Semiconductor Engineering, Inc. Wafer and semiconductor package
TWI372453B (en) 2008-09-01 2012-09-11 Advanced Semiconductor Eng Copper bonding wire, wire bonding structure and method for processing and bonding a wire
US20150075849A1 (en) * 2013-09-17 2015-03-19 Jia Lin Yap Semiconductor device and lead frame with interposer
JP6329059B2 (ja) * 2014-11-07 2018-05-23 ルネサスエレクトロニクス株式会社 半導体装置の製造方法
JP7263039B2 (ja) * 2019-02-15 2023-04-24 キヤノン株式会社 液体吐出ヘッドおよび液体吐出ヘッドの製造方法
CN113690258B (zh) * 2021-09-13 2024-06-21 上海天马微电子有限公司 显示面板及显示装置

Family Cites Families (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0529377A (ja) * 1991-07-25 1993-02-05 Nec Corp 半導体装置
US5657206A (en) * 1994-06-23 1997-08-12 Cubic Memory, Inc. Conductive epoxy flip-chip package and method
US5834849A (en) * 1996-02-13 1998-11-10 Altera Corporation High density integrated circuit pad structures
JP3504421B2 (ja) * 1996-03-12 2004-03-08 株式会社ルネサステクノロジ 半導体装置
JP3989038B2 (ja) * 1996-04-17 2007-10-10 株式会社ルネサステクノロジ 半導体集積回路装置
JP3022819B2 (ja) * 1997-08-27 2000-03-21 日本電気アイシーマイコンシステム株式会社 半導体集積回路装置
JP2000150701A (ja) * 1998-11-05 2000-05-30 Shinko Electric Ind Co Ltd 半導体装置並びにこれに用いる接続用基板及びその製造方法
JP3927783B2 (ja) * 2001-10-16 2007-06-13 新光電気工業株式会社 半導体部品

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