JP2935356B2 - 半導体装置および基板ならびに半導体装置の実装構造 - Google Patents
半導体装置および基板ならびに半導体装置の実装構造Info
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- JP2935356B2 JP2935356B2 JP9036478A JP3647897A JP2935356B2 JP 2935356 B2 JP2935356 B2 JP 2935356B2 JP 9036478 A JP9036478 A JP 9036478A JP 3647897 A JP3647897 A JP 3647897A JP 2935356 B2 JP2935356 B2 JP 2935356B2
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- H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
- H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
- H05K1/00—Printed circuits
- H05K1/02—Details
- H05K1/11—Printed elements for providing electric connections to or between printed circuits
- H05K1/111—Pads for surface mounting, e.g. lay-out
-
- H—ELECTRICITY
- H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
- H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
- H05K3/00—Apparatus or processes for manufacturing printed circuits
- H05K3/30—Assembling printed circuits with electric components, e.g. with resistor
- H05K3/32—Assembling printed circuits with electric components, e.g. with resistor electrically connecting electric components or wires to printed circuits
- H05K3/34—Assembling printed circuits with electric components, e.g. with resistor electrically connecting electric components or wires to printed circuits by soldering
- H05K3/341—Surface mounted components
- H05K3/3431—Leadless components
- H05K3/3436—Leadless components having an array of bottom contacts, e.g. pad grid array or ball grid array components
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- Structures For Mounting Electric Components On Printed Circuit Boards (AREA)
Description
【０００１】
【発明の属する技術分野】本発明は、半導体装置および
基板ならびに半導体装置の実装構造に関し、特に半導体
装置が外部と信号を送受信するための配線チャネル数を
増加させた半導体装置および基板ならびに半導体装置の
実装構造に関する。
基板ならびに半導体装置の実装構造に関し、特に半導体
装置が外部と信号を送受信するための配線チャネル数を
増加させた半導体装置および基板ならびに半導体装置の
実装構造に関する。
【０００２】
【従来の技術】従来この種の半導体装置の実装構造とし
てボールグリッドアレイ（ＢＧＡ）がある。ＢＧＡで
は、半導体パッケージの下面の外部端子に半田ボールが
設けられ、配線基板上の該半田ボールと対抗する位置に
設けられた搭載用電極と該半田ボールとが接続される。
半導体パッケージの外部端子および配線基板の搭載用電
極は同一のピッチで格子状に形成されている（以下、従
来技術１という）。
てボールグリッドアレイ（ＢＧＡ）がある。ＢＧＡで
は、半導体パッケージの下面の外部端子に半田ボールが
設けられ、配線基板上の該半田ボールと対抗する位置に
設けられた搭載用電極と該半田ボールとが接続される。
半導体パッケージの外部端子および配線基板の搭載用電
極は同一のピッチで格子状に形成されている（以下、従
来技術１という）。
【０００３】また、特開平４−３３５５５５号公報に
は、半導体集積回路を外部端子６が設けられた基板に搭
載し、該半導体集積回路が接続される列状の搭載用ラン
ド４と外部端子６とを配線で接続する半導体装置用パッ
ケージにおいて、搭載用ランド部４に近接する外部端子
６間の間隔を該搭載用ランド部４から遠い外部端子６間
の間隔に比べて広くして配置する構成が開示されている
（以下、従来技術２という）。
は、半導体集積回路を外部端子６が設けられた基板に搭
載し、該半導体集積回路が接続される列状の搭載用ラン
ド４と外部端子６とを配線で接続する半導体装置用パッ
ケージにおいて、搭載用ランド部４に近接する外部端子
６間の間隔を該搭載用ランド部４から遠い外部端子６間
の間隔に比べて広くして配置する構成が開示されている
（以下、従来技術２という）。
【０００４】
【発明が解決しようとする課題】上述の従来技術１で
は、配線基板上に複数の搭載用電極が同一のピッチで格
子状に配置されているため、該配線基板上において半導
体パッケージと他の電気部品とを配線によって電気的に
接続する場合、該配線が隣接する搭載用電極の間を該搭
載用電極と接触しないように配置する必要があり、この
結果、搭載用電極のピッチが狭くなったり搭載用電極の
数が増加すると配線が困難になってしまうという問題が
ある。特に、半導体パッケージの搭載面の中央部から周
辺部にいくにつれて必要な配線領域が増加する。この点
を解決するために配線基板の積層数を増加させると、配
線基板の製造工程が増加したり、製造期間が長期化する
という問題がある。
は、配線基板上に複数の搭載用電極が同一のピッチで格
子状に配置されているため、該配線基板上において半導
体パッケージと他の電気部品とを配線によって電気的に
接続する場合、該配線が隣接する搭載用電極の間を該搭
載用電極と接触しないように配置する必要があり、この
結果、搭載用電極のピッチが狭くなったり搭載用電極の
数が増加すると配線が困難になってしまうという問題が
ある。特に、半導体パッケージの搭載面の中央部から周
辺部にいくにつれて必要な配線領域が増加する。この点
を解決するために配線基板の積層数を増加させると、配
線基板の製造工程が増加したり、製造期間が長期化する
という問題がある。
【０００５】また、上述の従来技術２では、半導体集積
回路とパッケージの基板とを接続する搭載用端子の近傍
において、該搭載用端子と配線により接続される外部端
子の隣接端子間のピッチを広くしているため、半導体集
積回路とパッケージの外部端子とを接続するための配線
数を増加させることはできても、半導体集積回路と他の
電子部品とを接続するための配線の数は全く増加させる
ことができないという問題がある。
回路とパッケージの基板とを接続する搭載用端子の近傍
において、該搭載用端子と配線により接続される外部端
子の隣接端子間のピッチを広くしているため、半導体集
積回路とパッケージの外部端子とを接続するための配線
数を増加させることはできても、半導体集積回路と他の
電子部品とを接続するための配線の数は全く増加させる
ことができないという問題がある。
【０００６】本発明の目的は、半導体集積回路と他の電
子部品とを接続する配線の数をより増加させることがで
きる半導体集積回路装置の実装構造を提供することにあ
る。
子部品とを接続する配線の数をより増加させることがで
きる半導体集積回路装置の実装構造を提供することにあ
る。
【０００７】
【課題を解決するための手段】上記課題を解決するため
に本発明の半導体装置は、中央部に比べ周辺部において
間隔が広くなるように配置された外部接続用端子を含
む。
に本発明の半導体装置は、中央部に比べ周辺部において
間隔が広くなるように配置された外部接続用端子を含
む。
【０００８】また、本発明の他の半導体装置は、前記外
部接続用端子は前記中央部から前記周辺部に向かって放
射状に配置されていることを特徴とする。
部接続用端子は前記中央部から前記周辺部に向かって放
射状に配置されていることを特徴とする。
【０００９】本発明の基板は、半導体装置が実装される
実装領域と、該実装領域の中央部よりも周辺部において
間隔が広くなるように配置された実装用端子とを含む。
実装領域と、該実装領域の中央部よりも周辺部において
間隔が広くなるように配置された実装用端子とを含む。
【００１０】また、本発明の他の基板は、前記実装用端
子は前記実装領域の前記中央部から前記周辺部に向かっ
て放射状に配置されていることを特徴とする。
子は前記実装領域の前記中央部から前記周辺部に向かっ
て放射状に配置されていることを特徴とする。
【００１１】さらに、本発明の他の基板は、前記実装領
域の前記中央部から前記周辺部に向かって並べられた複
数の前記実装用端子からなる第１の列と、前記実装領域
の前記中央部から前記周辺部に向かって並べられた複数
の前記実装用端子からなり前記第１の列に対し前記周辺
部に向かうほど間隔が開くように所定の角度を付けられ
て配置された第２の列とを含む。
域の前記中央部から前記周辺部に向かって並べられた複
数の前記実装用端子からなる第１の列と、前記実装領域
の前記中央部から前記周辺部に向かって並べられた複数
の前記実装用端子からなり前記第１の列に対し前記周辺
部に向かうほど間隔が開くように所定の角度を付けられ
て配置された第２の列とを含む。
【００１２】また、本発明の他の基板は、前記第１の列
と前記第２の列との間に、前記第１の列を構成する前記
複数の実装用端子の各々に接続され前記第２の列と平行
に延びた複数の配線とを含む。
と前記第２の列との間に、前記第１の列を構成する前記
複数の実装用端子の各々に接続され前記第２の列と平行
に延びた複数の配線とを含む。
【００１３】本発明の半導体装置の実装構造は、中央部
よりも周辺部において間隔が広くなるように配置された
外部接続用端子を有する半導体装置と、この半導体装置
が実装される面の該半導体装置の前記外部接続用端子と
対応する位置に実装用端子が配置された基板とを含む。
よりも周辺部において間隔が広くなるように配置された
外部接続用端子を有する半導体装置と、この半導体装置
が実装される面の該半導体装置の前記外部接続用端子と
対応する位置に実装用端子が配置された基板とを含む。
【００１４】
【発明の実施の形態】次に本発明の半導体装置の実装構
造の実施の形態について図面を参照して詳細に説明す
る。
造の実施の形態について図面を参照して詳細に説明す
る。
【００１５】図１を参照すると、本発明の半導体装置の
実装構造の第一の実施の形態は、半導体パッケージ１０
と実装基板４とを含む。
実装構造の第一の実施の形態は、半導体パッケージ１０
と実装基板４とを含む。
【００１６】図２を参照すると、半導体パッケージ１０
は、半導体集積回路装置１と、搭載基板２と、外部接続
端子３とを含む。
は、半導体集積回路装置１と、搭載基板２と、外部接続
端子３とを含む。
【００１７】半導体パッケージ１０はＢＧＡパッケージ
であり、下面に外部接続端子３が複数設けられている。
外部接続端子３は半導体パッケージの搭載基板２の下面
に設けられた電極と、この電極の上に形成された半田ボ
ールとからなる。
であり、下面に外部接続端子３が複数設けられている。
外部接続端子３は半導体パッケージの搭載基板２の下面
に設けられた電極と、この電極の上に形成された半田ボ
ールとからなる。
【００１８】図３を参照すると、外部接続端子３は搭載
基板２の周辺部にいくに従って間隔が広くなるように配
置されている。本実施の形態では、外部接続端子３は搭
載基板２の中心から放射状に配置されている。搭載基板
２の中央部から周辺部に向かう外部接続端子３の列の各
々において、各外部接続端子３は等間隔に並べられてい
る。
基板２の周辺部にいくに従って間隔が広くなるように配
置されている。本実施の形態では、外部接続端子３は搭
載基板２の中心から放射状に配置されている。搭載基板
２の中央部から周辺部に向かう外部接続端子３の列の各
々において、各外部接続端子３は等間隔に並べられてい
る。
【００１９】図４を参照すると、半導体パッケージ１０
が実装される配線基板４の実装領域上には、半導体パッ
ケージ１０の搭載基板２下面の複数の外部接続端子３の
各々と対向する位置に複数の実装用電極５がそれぞれ設
けられている。具体的には、実装用電極５は半導体パッ
ケージ１０が実装される実装領域の中心から放射状に設
置されている。すなわち、実装領域には該実装領域の中
央部から周辺部に向かって並べられた実装用電極５から
なる複数の列６−１、・・・、６−Ｎ（Ｎは所定の整数
値）が形成されている。複数の列６−１、・・・、６−
Ｎのうち隣接するもの同士は周辺部に向かうほど間隔が
開くように所定の角度を付けられて配置されている。
が実装される配線基板４の実装領域上には、半導体パッ
ケージ１０の搭載基板２下面の複数の外部接続端子３の
各々と対向する位置に複数の実装用電極５がそれぞれ設
けられている。具体的には、実装用電極５は半導体パッ
ケージ１０が実装される実装領域の中心から放射状に設
置されている。すなわち、実装領域には該実装領域の中
央部から周辺部に向かって並べられた実装用電極５から
なる複数の列６−１、・・・、６−Ｎ（Ｎは所定の整数
値）が形成されている。複数の列６−１、・・・、６−
Ｎのうち隣接するもの同士は周辺部に向かうほど間隔が
開くように所定の角度を付けられて配置されている。
【００２０】隣接する列６−１および６−２の間には、
一端が列６−２を構成する複数の実装用電極５の各々に
接続され、他端が図示していない他の電子部品に接続さ
れた複数の配線７が形成されている。複数の配線７の各
々は、列６−１と平行に配置されている。他の隣接する
列同士の間にも同様に複数の配線が設けられている。
一端が列６−２を構成する複数の実装用電極５の各々に
接続され、他端が図示していない他の電子部品に接続さ
れた複数の配線７が形成されている。複数の配線７の各
々は、列６−１と平行に配置されている。他の隣接する
列同士の間にも同様に複数の配線が設けられている。
【００２１】複数の列のうち隣接するもの同士がなす角
度は、隣接する列同士の間の配線数に応じて決定され
る。
度は、隣接する列同士の間の配線数に応じて決定され
る。
【００２２】半導体パッケージ１０はＢＧＡパッケージ
であるため、実装面の中央部に比べ周辺部の方が配線チ
ャネル数をより多く必要とする。配線基板４上に設けら
れた配線７は、半導体パッケージの実装領域の中央部よ
りも周辺部の方が数が多く設けられているため、搭載基
板２が配線基板４に実装されたときに充分な配線チャネ
ル数が得られる。このため、配線基板４の積層数は１つ
でよい。
であるため、実装面の中央部に比べ周辺部の方が配線チ
ャネル数をより多く必要とする。配線基板４上に設けら
れた配線７は、半導体パッケージの実装領域の中央部よ
りも周辺部の方が数が多く設けられているため、搭載基
板２が配線基板４に実装されたときに充分な配線チャネ
ル数が得られる。このため、配線基板４の積層数は１つ
でよい。
【００２３】このように、本実施の形態では、配線基板
４上の半導体パッケージ１０が実装される実装面におい
て、実装用電極５が該実装面の周辺部にいくに従って設
置間隔を広くするように設けられているため、配線基板
４の実装用電極５から他の電子部品との接続のための配
線７を引き出す場合、該配線基板４の積層数を増加させ
る必要がなくなる。
４上の半導体パッケージ１０が実装される実装面におい
て、実装用電極５が該実装面の周辺部にいくに従って設
置間隔を広くするように設けられているため、配線基板
４の実装用電極５から他の電子部品との接続のための配
線７を引き出す場合、該配線基板４の積層数を増加させ
る必要がなくなる。
【００２４】上記実施の形態においては半導体パッケー
ジ１０をＢＧＡパッケージとしたがこれに限定されず種
々ものを適用することができる。例えば、ＰＧＡパッケ
ージであってもよい。このとき、ＰＧＡパッケージの実
装用のピンは、該パッケージ下面の中央部よりも周辺部
の方が間隔が広くなるように配置されている。配線基板
には該実装用ピンに対応する位置にスルーホールが設け
られる。
ジ１０をＢＧＡパッケージとしたがこれに限定されず種
々ものを適用することができる。例えば、ＰＧＡパッケ
ージであってもよい。このとき、ＰＧＡパッケージの実
装用のピンは、該パッケージ下面の中央部よりも周辺部
の方が間隔が広くなるように配置されている。配線基板
には該実装用ピンに対応する位置にスルーホールが設け
られる。
【００２５】
【発明の効果】以上の説明で明らかなように、本発明
は、配線基板上の半導体パッケージが実装される実装面
において、実装用電極が該実装面の周辺部にいくに従っ
て設置間隔を広くするように設けられているため、配線
基板の実装用電極と他の電子部品との接続のための配線
領域を大きくできるという効果がある。また、配線基板
の実装用電極と他の電子部品との接続のための配線領域
を大きくできることにより該配線基板の積層数を増加さ
せる必要がなくなるという効果も本発明にはある。
は、配線基板上の半導体パッケージが実装される実装面
において、実装用電極が該実装面の周辺部にいくに従っ
て設置間隔を広くするように設けられているため、配線
基板の実装用電極と他の電子部品との接続のための配線
領域を大きくできるという効果がある。また、配線基板
の実装用電極と他の電子部品との接続のための配線領域
を大きくできることにより該配線基板の積層数を増加さ
せる必要がなくなるという効果も本発明にはある。
【００２６】
【図１】本発明の第一の実施の形態の断面図である。
【図２】本発明の半導体パッケージ１０の断面図であ
る。
る。
【図３】本発明の半導体パッケージ１０の下面図であ
る。
る。
【図４】本発明の配線基板４の上面図である。
１０ 半導体パッケージ １ 半導体集積回路装置 ２ 搭載基板 ３ 外部接続電極 ４ 配線基板 ５ 実装用電極 ６ 実装用電極の列 ７ 配線
Claims (2)
- 【請求項１】 半導体装置が実装される実装領域と、 該実装領域の中央部よりも周辺部において間隔が広くな
るように配置された実装用端子とを含み、 前記実装用端子は、 前記実装領域の前記中央部から前記
周辺部に向かって並べられた第１の列と、前記周辺部に
向かうほど間隔が開くように所定の角度を付けられて配
置された第２の列とを含み、 前記第１の列と前記第２の列との間に、前記第１の列を
構成する前記複数の実装用端子の各々に接続され前記第
２の列と平行に延びた複数の配線を含むことを特徴とす
る基板。 - 【請求項２】 中央部よりも周辺部において間隔が広く
なるように配置された外部接続用端子を有する半導体装
置と、この半導体装置が実装される面の該半導体装置の
前記外部接続用端子と対応する位置に実装用端子が配置
された基板とを含む半導体装置の実装構造において、 前記実装用端子は、前記実装領域の前記中央部から前記
周辺部に向かって並べられた第１の列と、前記周辺部に
向かうほど間隔が開くように所定の角度を付けられて配
置された第２の列とを含み、 前記第１の列と前記第２の列との間に、前記第１の列を
構成する前記複数の実装用端子の各々に接続され前記第
２の列と平行に延びた複数の配線を 含むことを特徴とす
る半導体装置の実装構造。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9036478A JP2935356B2 (ja) | 1997-02-20 | 1997-02-20 | 半導体装置および基板ならびに半導体装置の実装構造 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9036478A JP2935356B2 (ja) | 1997-02-20 | 1997-02-20 | 半導体装置および基板ならびに半導体装置の実装構造 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH10233462A JPH10233462A (ja) | 1998-09-02 |
| JP2935356B2 true JP2935356B2 (ja) | 1999-08-16 |
Family
ID=12470931
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9036478A Expired - Fee Related JP2935356B2 (ja) | 1997-02-20 | 1997-02-20 | 半導体装置および基板ならびに半導体装置の実装構造 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2935356B2 (ja) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN101695221B (zh) * | 2002-11-20 | 2012-01-25 | 北电网络有限公司 | 将电子元件装入一个多层信号路由装置的技术 |
| JP2005166794A (ja) | 2003-12-01 | 2005-06-23 | Ricoh Co Ltd | 部品パッケージとプリント配線基板および電子機器 |
| JP3925503B2 (ja) | 2004-03-15 | 2007-06-06 | カシオ計算機株式会社 | 半導体装置 |
-
1997
- 1997-02-20 JP JP9036478A patent/JP2935356B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH10233462A (ja) | 1998-09-02 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
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Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 19990506 |
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