JP2002270723A

JP2002270723A - 半導体装置、半導体チップおよび実装基板

Info

Publication number: JP2002270723A
Application number: JP2001069520A
Authority: JP
Inventors: Hideo Arima; 英夫有馬; Kenichi Yamamoto; 健一山本
Original assignee: Hitachi Ltd
Current assignee: Hitachi Ltd
Priority date: 2001-03-12
Filing date: 2001-03-12
Publication date: 2002-09-20

Abstract

(57)【要約】【課題】電気性能劣化、信頼性、製造歩留りの低下、
製造費増を防止する。【解決手段】チップ１と、チップ１が搭載されたＬＴ
ＣＣ基板２と、ＬＴＣＣ基板２の上面の外周辺部に形成
された複数個のパッド３と、チップ１の電極パッド１ａ
とＬＴＣＣ基板２のパッド３とを接続した金ワイヤ４
と、チップ１、パッド３、金ワイヤ４を樹脂封止した樹
脂封止体５と、ＬＴＣＣ基板２の下面にエリアアレイ状
に配列されて各パッド３と配線７によって接続された端
子６とを有するＢＧＡ・ＩＣにおいて、端子６群の密度
は中央部に近い列が最も高く、それよりも外側の列ほど
低くなるように設定されている。【効果】周辺側端子から中央側端子への配線を広い周
辺側端子間を通して引き回し得るため、配線抵抗値、配
線間絶縁抵抗値、配線断線、層間剥離等の性能を向上し
つつ小形化し、製造工数や製造費を低減し、製造歩留り
を向上できる。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、半導体装置、半導
体チップおよび実装基板に関し、例えば、ＢＧＡ（Ball
Grid Array Pakage ）、ＣＳＰ（Chip size Pakag
e）、ＬＧＡ（Land Grid Array Pakage）等のエリアア
レイ形のパッケージを備えた半導体装置、フリップチッ
プ（Flip chip ）等のエリアアレイ状の端子を持つ半導
体チップおよびこれらに対応する実装基板に利用して有
効な技術に関する。

【０００２】

【従来の技術】ＢＧＡやＣＳＰおよびＬＧＡ等のエリア
アレイ形のパッケージを備えた半導体装置においては、
パッケージの実装面に複数個の端子がエリアアレイ形状
に配置されており、この端子群は等ピッチに配列されて
いるか、または、配線等の都合から一定のパターンの繰
返しで配列されているのが、一般的である。

【０００３】なお、エリアアレイ形パッケージや半導体
チップの接合技術を述べている例としては、「林、富
田、馬場、上田：2000pin 級Flip chip ＢＧＡにおける
フリップチップ接合技術開発：６th Symposium on“Mi
crojoining and Assembly Technology in Electronic
s",pp157-162 ('00.2.3−４、Yokohama) 」、がある。

【０００４】

【発明が解決しようとする課題】従来のこの種の半導体
装置においては、その小形化または多ピン化が進行して
おり、これに連れて、半導体装置内の配線形成が難しく
なって来ている。すなわち、端子間のピッチが狭くな
り、さらに、その端子間を通す配線数が増えるため、配
線として細い配線を使用したり、配線間隔が狭いものを
使用したり、または、配線を複数の層に分けて形成した
りする必要がある。

【０００５】その結果、次のような不具合が生じてい
る。すなわち、配線抵抗値が高くなり、半導体装置内で
の電圧低下が大きくなり、電気的性能が低下し、配線間
の絶縁抵抗値が低下する。外力や熱応力により、配線が
断線したり、配線層間で剥離し易い。また、配線層数が
増えることや、困難な微細配線技術を使用することによ
り、半導体装置の製造工程数の増加や製造歩留低下およ
び製造コスト上昇等の問題が発生する。そして、これら
の問題が、半導体装置の小形化、多ピン化の障害になっ
ている。

【０００６】本発明の目的は、電気性能劣化や信頼性お
よび製造歩留まりの低下、並びに製造コストの上昇を防
止することができるエリアアレイ形のパッケージや半導
体チップおよびこれらに対応する実装基板を提供するこ
とにある。

【０００７】本発明の前記ならびにその他の目的と新規
な特徴は、本明細書の記述および添付図面から明らかに
なるであろう。

【０００８】

【課題を解決するための手段】本願において開示される
発明のうち代表的なものの概要を説明すれば、次の通り
である。

【０００９】すなわち、複数個の端子および／またはそ
れらの近傍にそれぞれ配置されてそれらと配線とを接続
する接続部が端子形成面の少なくとも一本の中心線に対
して片側３列以上の列に配置されている半導体装置にお
いて、前記複数個の端子および／または接続部の密度
は、前記中心線に最も近い列が最も高く、それよりも外
側の列ほど低くなるように設定されていることを特徴と
する。

【００１０】複数個の端子がエリアアレイ形に配列され
た半導体装置において、周辺列の複数個の端子から中央
の列の複数個の端子への配線を引き回す場合には、周辺
に行くほど配線密度が高くなり、中央ほど配線密度が低
くなる傾向が認められる。そこで、従来のように均一ピ
ッチの端子等を形成していると、必然的に周辺に行くほ
ど配線ピッチが狭まることになる。

【００１１】前記した手段によれば、中央に近い端子の
間隔が詰められ、周辺に近い端子の間隔が開けられてい
ることにより、端子の数や半導体装置の外形を大きく設
定せずに、配線間隔を広く設定することができるため、
周辺側の端子から中央側の端子への配線を広くなった配
線間隔を通して引き回しすることができる。

【００１２】

【発明の実施の形態】図１は本発明の一実施の形態であ
るＢＧＡを備えた半導体集積回路装置を示しており、
（ａ）は正面断面図、（ｂ）は配線基板の平面図であ
る。図２は配線基板の内層の配線を示す平面図である。
図３は電気特性検査装置の実装基板を示す平面図であ
る。図４は比較例を示しており、（ａ）は正面断面図、
（ｂ）は配線基板の平面図であり、図５はその配線基板
の内層の配線を示す平面図である。

【００１３】なお、図面において、半導体チップ、半導
体装置および実装基板の平面図および平面断面図は、上
方から透視した図面に統一されている。

【００１４】本実施の形態において、本発明に係る半導
体装置は、ＢＧＡを備えた半導体集積回路装置（以下、
ＢＧＡ・ＩＣという。）として構成されている。ＢＧＡ
・ＩＣのＢＧＡはシステムＬＳＩが作り込まれた半導体
チップ（以下、チップという。）１と、配線層が表裏を
入れて四層に構成された低温焼結セラミック基板（以
下、ＬＴＣＣ基板という。）２とを備えており、ＬＴＣ
Ｃ基板２の一主面（以下、上面とする。）における外周
辺部にはＡｕとＡｇ−Ｐｔとからなる複数個のパッド３
が形成されている。チップ１の電極パッド１ａとＬＴＣ
Ｃ基板２のパッド３との間には金ワイヤ４が橋絡されて
おり、チップ１とＬＴＣＣ基板２とは金ワイヤ４によっ
て電気的に接続されている。ＬＴＣＣ基板２の上面には
エポキシ樹脂からなる樹脂封止体５がチップ１、パッド
３および金ワイヤ４を樹脂封止するように成形されてい
る。

【００１５】チップ１は９ｍｍ角の正方形の平板形状に
形成され、ＬＴＣＣ基板２は１２ｍｍ角で厚さが０．３
ｍｍの正方形の平盤形状に形成されている。チップ１は
アクティブエリア側を上にしてＬＴＣＣ基板２の上面に
接着材で固定され、次いで、金ワイヤ４によってＬＴＣ
Ｃ基板２のパッド３に電気的に接続される。その後、Ｌ
ＴＣＣ基板２の上面には樹脂封止体５がトランスファ成
形法によって成形される。このＢＧＡ・ＩＣは１２ｍｍ
角で厚さが１．２ｍｍに形成されている。

【００１６】ＬＴＣＣ基板２の下面には複数個の端子６
が略全面に配置されており、端子６の総数は２６８ピン
に設定されている。ＬＴＣＣ基板２の上面のパッド３と
下面の端子６との間は、内部配線７と端子直近のバイア
ホール（以下、直近のバイアホールという。）８と一般
のバイアホール９とによって電気的に接続されている。
端子６の直径は０．２５ｍｍであり、端子６の下面には
半田からなるバンプ（突起電極、Ｂｕｍｐ）１０が突設
されている。バンプ１０はＳｎ−Ａｇ−Ｃｕ系の半田材
料からなり直径が約０．３ｍｍの半田ボールが使用され
て形成されたものである。

【００１７】端子６間の最小ピッチは０．５ｍｍであ
る。端子６群はＡ−Ａ’とＢ−Ｂ’との二本の中心線に
対し片側９列の配置となっている。ここで、中心線が二
本ある場合、例えば、本実施の形態においては線間の４
５度の分離ラインを想定する。図１中のＦ−Ｏ−Ｆ’お
よびＧ−Ｏ−Ｇ’の線である。中心線Ａ−Ａ’に対して
片側９列とは、Ｆ−Ｏ−ＧまたはＧ’−Ｏ−Ｆ' の領域
での列数を述べている。（以下、全て同様である。）。
内側五列目迄は全て０．５ｍｍの均一ピッチで端子６を
形成している。六列目は最大ピッチが０．７０ｍｍ、平
均ピッチが０．５５ｍｍ、七列目は最大ピッチが０．７
０ｍｍ、平均ピッチが０．５９ｍｍ、八列目は最大ピッ
チが１．０ｍｍ、平均ピッチが０．７５ｍｍ、九列目は
最大ピッチが１．０ｍｍ、平均ピッチが０．７７ｍｍで
ある。

【００１８】ＬＴＣＣ基板２の内部配線７が示されてい
る図２において、直近のバイアホール８のランド径は
０．２５ｍｍであり、直近のバイアホール８の直上には
端子６のパッドが形成されている。内部配線７の最小幅
および間隔は５０μｍであり、内部配線７は図２に示さ
れているように引き回されている。すなわち、０．５ｍ
ｍのピッチで直径０．２５ｍｍの直近のバイアホール
８、８間には、最大二本の配線を通すことができる。
０．７ｍｍ間隔では四本、１．０ｍｍ間隔では七本であ
る。その結果、図２の配線と周辺に形成した一般のバイ
アホール９を通じてチップ１の電極パッド１ａと金ワイ
ヤ４によって接続する配線を形成することができる。

【００１９】図３は以上の構成に係るＢＧＡ・ＩＣを搭
載し評価するための実装基板１１を示している。この実
装基板１１にもＬＴＣＣ基板が使用されており、その配
線構成は図２のＬＴＣＣ基板２と同様である。図３にお
いて、ランド１２は端子６に対応し、基板配線１３は内
部配線７に対応する。符号１４はＢＧＡ・ＩＣの搭載位
置を示している。

【００２０】次に、以上の構成に係るＢＧＡ・ＩＣおよ
び実装基板の端子配列の作用および効果を、図４および
図５に示された従来例と比較して説明する。

【００２１】図４は外形等を前記実施の形態１に係るＢ
ＧＡ・ＩＣと同一にし、端子群を均一ピッチで配列した
従来のＢＧＡ・ＩＣを示している。均一ピッチで製造す
る場合には、端子６の列数は片側７列で足りる。そのた
め、端子６のピッチを前記実施の形態１の０．５ｍｍピ
ッチから０．５３ｍｍに拡大することができる。

【００２２】図５はその場合の内部の配線を示してい
る。図５から理解されるように、端子６の最外周では直
近のバイアホール８、８間に内部配線７を最大四本を通
す必要がある。端子６の直径を０．２５ｍｍのままとし
て前記実施の形態１と同じように内部配線７を一層で引
き回すために、配線幅および配線間隔を３０μｍに設定
した。その結果、試作した図４のＢＧＡ・ＩＣにおいて
は、断線、短絡の不良が多発した。

【００２３】この断線および短絡の不良の発生を防止す
るために、５０μｍの配線幅および配線間隔の配線を形
成すると、必要となる配線層数は前記実施の形態１の二
倍の二層に設定せざるを得ない。そして、配線層数が増
加すると、ＢＧＡ・ＩＣの製造コストは増加する。ま
た、配線が複雑になる分、配線抵抗値や配線間容量およ
び配線インダクタンスが増加するため、ＢＧＡ・ＩＣと
しての高速性への対応が難しくなる。

【００２４】また、このＢＧＡ・ＩＣを実装する実装基
板としては、前記実施の形態１の実装基板よりも二倍の
層数が必要となる。配線層を一層で形成するには、端子
６間のピッチは０．７ｍｍの均一ピッチに設定すればよ
いが、ＢＧＡ・ＩＣの外形は約１５ｍｍ角も必要になる
ため、大形となる。また、ＢＧＡ・ＩＣが大形になるこ
とにより、配線抵抗値の増加等の問題が発生する。さら
に、ＢＧＡ・ＩＣを試験するためのプローブカードやソ
ケットの回路についても同ように回路が複雑にならざる
を得ない。

【００２５】図６は本発明の実施の形態２であるＢＧＡ
・ＩＣを示しており、図７はその内部の引き回し配線を
示している。

【００２６】本実施の形態２が前記実施の形態１と異な
る点は、ＬＴＣＣ基板の代わりにビルドアップ基板１６
が使用されている点、端子６と直近のバイアホール８と
の位置を同じ位置にせずに０．３ｍｍ程度ずらして形成
している点である。

【００２７】ビルドアップ基板１６はコア層に片面にビ
ルドアップ層を二層を積み重ねた構成であり、ビルドア
ップ層の一層は端子６および端子６と直近のバイアホー
ル８を繋ぐ配線が形成されており、その内層のビルドア
ップ層は配線引き回し層になっている。その内部配線７
はビルドアップ基板１６の外周辺部に形成された一般の
スルーホール９’を介してチップ１側のパッド３’と接
続している。

【００２８】このＢＧＡ・ＩＣを搭載して評価する実装
基板を通常のプリント基板で製造したところ、プリント
基板においては、ランド径を０．２５ｍｍ、配線幅およ
び配線間隔を８０μｍとして、二層で配線形成が可能と
なった。

【００２９】また、このＢＧＡ・ＩＣを搭載して評価す
る実装基板はプリント基板ではなく、ＢＧＡ・ＩＣと同
様にビルドアップ基板によっても製造することができ
る。バイアホールのランド直径を０．２５ｍｍ、配線幅
および配線間隔を５０μｍで形成することができる。こ
のため、図３に示した場合と同様に表面にソルダーレジ
スト等の保護膜は必要ではあるが、配線層としては一層
で配線を形成することができる。

【００３０】これを前記実施の形態１の比較例で示した
従来の均一ピッチ配置の端子によって形成したＢＧＡ・
ＩＣを搭載する実装基板で製造するとなると、プリント
基板においては二層ではなく四層も必要となり、ビルド
アップ層では一層でなく二層が必要となる。つまり、本
実施の形態２に係るＢＧＡ・ＩＣによれば、従来の場合
と比較して、半分の配線層で実装基板を作成することが
できる。

【００３１】図８は本発明の実施の形態３であるＢＧＡ
・ＩＣを示しており、図９はその内部の引き回し配線を
示している。

【００３２】本実施の形態３が前記実施の形態１と異な
る点は、ＬＴＣＣ基板の代わりにビルドアップ基板が使
用されている点、端子と直近のバイアホールとの位置を
同じ位置にせずに０．３ｍｍ程度ずらして形成している
点、チップとビルドアップ基板とがフリップチップ接続
されている点、ビルドアップ基板の上面の外周辺部に端
子が高密度に配列されている点である。

【００３３】チップ１は３４４ピンのシステムＬＳＩチ
ップであり、チップは１０ｍｍ角の正方形の平板形状に
形成され、チップ１の全ての端子６には高さが約４０μ
ｍの金ワイヤバンプ（金ワイヤによるスタッドバンプ）
１５ａが形成されている。チップ１はビルドアップ基板
１６Ａに金ワイヤバンプ１５ａおよび異方導電性フィル
ム（ＡＣＦ）１５ｂによって機械的かつ電気的に接続さ
れている。ビルドアップ基板１６Ａは１４ｍｍ角の正方
形の平盤形状に形成されている。前記実施の形態３と同
様に、ビルドアップ基板１６Ａはコア層に片面にビルド
アップ層が二層構成されており、ビルドアップ層の一層
は端子６および端子６とバイアホールを繋ぐ配線が形成
され、その内層のビルドアップ層には図９に示された配
線７が引き回されている。なお、外側パッドと接続する
配線がビルドアップ基板１６Ａの最上層に形成されてい
る点は前記実施の形態３と異なる。

【００３４】チップ１からの配線はビルドアップ基板１
６Ａの外周辺部に配置した直近のバイアホール８を通し
てビルドアップ基板１６Ａの下面に形成された端子６へ
接続されている。バンプ１０が突設される端子６はその
バイアホール８より内側に２６８個、外側に７６個であ
る。内側の２６８個のバンプ１０は片側９列であり、内
側の５列は前記実施の形態１と同様に０．５ｍｍピッチ
でバンプおよびそれに接続した直近のバイアホール８を
形成してある。その外側の六列目は、ビルドアップ基板
のバンプおよびバイアホールの最大ピッチが０．７０ｍ
ｍ、平均ピッチが０．５５ｍｍ、七列目は最大ピッチが
０．７０ｍｍ、平均ピッチが０．５９ｍｍ、八列目は最
大ピッチが１．０ｍｍ、平均ピッチが０．７５ｍｍ、九
列目は最大ピッチが１．０ｍｍ、平均ピッチが０．７７
ｍｍである。バイアホールの外側１列のバンプおよびバ
イアホールは０．５ｍｍピッチで形成してある。

【００３５】以上の構成に係るＢＧＡ・ＩＣが搭載され
る実装基板１１Ａが図１０に示されており、図１０にお
いては表層のランド１２や基板配線１３が示されてい
る。実装基板１１Ａの外周辺部のランド１２と接続する
基板配線１３は表層で引き回されている。また、中央部
のランド１２からの基板配線１３は内層において引き回
されており、その配線レイアウトが図１１に示されてい
る。

【００３６】以上のように構成することにより、特に層
数を増やすことなく、ＢＧＡ・ＩＣを実装する実装基板
１１Ａを製造することができる。本実施の形態３におい
ては、ＢＧＡ・ＩＣのビルドアップ基板１６の外周辺部
に１列の高密度バンプを形成しているが、１列であるこ
とが必然では無く、それを複数列に分けることも可能で
ある。また、本実施の形態３においては、それに接続し
た実装基板の配線を基板の最上面で引き回しているが、
一部が内層に配線されても同様の効果を発揮する。

【００３７】図１２は本発明の実施の形態４であるＷＰ
Ｐ（ウエハ・プロセス・パッケージ。ウエハ・レベルＣ
ＳＰとも称されている。）を備えた半導体集積回路装置
（以下、ＷＰＰ・ＩＣという。）を示しており、図１３
はその内部の引き回し配線を示している。

【００３８】本実施の形態に係るＷＰＰ・ＩＣ１７には
マイクロコンピュータが作り込まれており、ＷＰＰ・Ｉ
Ｃ１７は９．５ｍｍ角の正方形の平板形状に形成されて
いる。ＷＰＰ・ＩＣ１７の一主面（チップのアクティブ
エリア側の主面）にはポリイミド樹脂からなる樹脂封止
体１８がＣｒ／Ｃｕ／Ｃｒの薄膜の配線を樹脂封止する
ように形成されており、樹脂封止体１８の下面にエリア
アレイ状に配列されて露出された端子には半田からなる
バンプ１０が突設されている。ちなみに、ＷＰＰ・ＩＣ
１７は９．５ｍｍ角のチップ部のそれぞれにマイクロコ
ンピュータを作り込まれた半導体ウエハのアクティブエ
リア側主面に被着されたポリイミド樹脂を選択的にパタ
ーニングされて樹脂封止体１８および端子群を成形さ
れ、さらに、その半導体ウエハの状態でその各端子にバ
ンプ１０が突設され、その後、半導体ウエハがダイシン
グされてばらばらに切り離されることにより、製造され
たウエハレベルＣＳＰである。

【００３９】本実施の形態に係るＷＰＰ・ＩＣ１７のバ
ンプ１０の総数は２６８個であり、最小ピッチは０．５
ｍｍである。バンプの列はＡ−Ａ’およびＢ−Ｂ' の二
本の中心線に対して片側９列配置となっている。この配
置やピッチは前記実施の形態１と全く同様である。バン
プのランド直径は０．２５ｍｍ、最小の線幅および最小
の配線間隔は５０μｍである。バンプ１０はＳｎ−Ａｇ
−Ｃｕ系の半田材料からなり直径が約０．３ｍｍの半田
ボールが使用されて形成されている。ポリイミド樹脂に
よって成形された樹脂封止体１８は二層から構築されて
おり、図１３に示されているように、下の層はチップの
電極パッドに直径４０μｍのバイアホール８の開いた構
造になっており、そのバイアホール８を介して引き回し
のＣｒ／Ｃｕ／Ｃｒの配線７が電極パッケージとバンプ
１０間と接続されている。回路の保護を兼ねた上側のポ
リイミド層にはバンプ１０を突設される端子の位置に直
径２２５μｍの開口が形成されている。なお、開口導体
部のＣｒ／Ｃｕ／Ｃｒの薄膜の上には、ＮｉとＡｕ導体
が形成されている。

【００４０】これを前記実施の形態１の比較例で示した
従来の均一ピッチを用いて製造するものとして一層で引
き回し配線する場合には、配線幅および配線間隔を３３
μｍ以下とすることが必要である。従来例の場合におい
てはセラミックの多層基板のため配線形成が困難であっ
たが、本実施の形態において適用した薄膜技術において
は、３３μｍの配線を形成することは容易である。しか
し、微細配線形成による歩留まり低下および製造された
ＷＰＰ・ＩＣの実装後の熱応力等の実使用条件下での配
線の信頼性の低下は不可避となる。

【００４１】また、ＷＰＰ・ＩＣ１７は９．５ｍｍ角で
あり、前記実施の形態１のＢＧＡ・ＩＣが１２ｍｍ角で
あるのに対して、一段と小形化を達成している。

【００４２】図１４は本発明の実施の形態５であるＷＰ
Ｐ・ＩＣを示しており、図１５はその内部の引き回し配
線を示している。

【００４３】本実施の形態に係るＷＰＰ・ＩＣ１９には
高速メモリーが作り込まれており、ＷＰＰ・ＩＣ１９は
８ｍｍ×４．５ｍｍの長方形の平板形状に形成されてい
る。ＷＰＰ・ＩＣ１９の一主面（チップのアクティブエ
リア側の主面）にはポリイミド樹脂からなる樹脂封止体
１８がＣｒ／Ｃｕ／Ｃｒの薄膜の配線を樹脂封止するよ
うに形成されており、樹脂封止体１８の下面にエリアア
レイ状に配列されて露出された端子には半田からなるバ
ンプ１０が突設されている。ちなみに、ＷＰＰ・ＩＣ１
９の製造方法は前記実施の形態４のそれと同様である。

【００４４】本実施の形態に係るＷＰＰ・ＩＣ１９のバ
ンプ１０の総数は７２個であり、ＷＰＰ・ＩＣ１９の電
極パッド１ａの列はＷＰＰ・ＩＣ１９の長手方向に延在
する中心線Ｂ−Ｂ’に沿って２列に形成されている。バ
ンプ１０群はこの中心線に平行に片側３列、両側６列に
配列されている。各バンプ１０と各電極パッド１ａとの
間は前記実施の形態４と同様にＣｒ／Ｃｕ／Ｃｒの薄膜
の配線７によってそれぞれ接続されており、これらの薄
膜の配線７の最小幅および配線間隔は５０μｍである。
片側３列のバンプ１０のパッドの直径は全て０．２５ｍ
ｍである。内側より１列目は片側に１７個のバンプがあ
り、それらの平均ピッチは０．４０ｍｍである。内側よ
り二列目は片側に１２個のバンプがあり、０．５０ｍｍ
ピッチのスパンおよび０．６５ｍｍピッチのスパンがそ
れぞれ五個所であり、それらの平均ピッチは０．５７５
ｍｍである。最も外側の列は片側に７個のバンプがあ
り、１．１３ｍｍおよび０．９７ｍｍのピッチがそれぞ
れ三スパンあり、その平均ピッチは１．０５ｍｍであ
る。このＷＰＰ・ＩＣ１９は配線の最小線幅が５０μｍ
であるため、製造上の問題は無い。

【００４５】図１５は以上の構成に係るＷＰＰ・ＩＣ１
９が搭載される実装基板１１Ｂを示している。実装基板
１１Ｂの表層にはランド１２および基板配線１３が形成
されており、実装基板１１Ｂのランド１２と接続する基
板配線１３はいずれも表層で引き回されている。ランド
１２のパッド径を０．２５ｍｍとすれば、０．５ｍｍピ
ッチでのスパンでは一本、０．６５ｍｍピッチでのスパ
ンでは二本、０．９７ｍｍピッチでのスパンでは四本、
１．１３ｍｍピッチでのスパンでは五本の基板配線１３
を引き回すことができる。

【００４６】このＷＰＰ・ＩＣ１９を用いることの最大
のメリットは、この実装基板１１Ｂにおける基板配線１
３の引き回しが８０μｍの配線幅および配線間隔によっ
て可能なプリント基板であれば一層でそれを実現するこ
とができる点である。勿論、これよりも高密度の配線形
成が可能なビルドアップ基板でも実施することができ
る。この実装基板において配線層の低減または配線幅を
広くできることは、実装基板の低コスト化および高信頼
度化の効果をもたらす。そして、実装基板において配線
層を低減したり配線幅を広く設定したりするのが可能な
ことは、実装基板の低コスト化および高信頼度化の効果
をもたらす。

【００４７】このＷＰＰ・ＩＣ１９および実装基板１１
Ｂを前記実施の形態１の比較例で示した従来の均一ピッ
チ配置で製造すると、片側１２個×３列のバンプ配列と
なり、バンプのピッチは広くなって０．５８ｍｍとなる
が、その間に二本の配線を通す必要がある。この場合に
は、直径０．２５ｍｍのバンプを用いると、単層で配線
を引き回すには配線幅および配線間隔が６６μｍ以下の
配線の形成が必要となる。これはビルドアップ基板であ
れば製造可能であるが、通常のプリント基板では困難で
ある。そして、信頼性および歩留まりを考慮すると、通
常のプリント基板では二層に分けた配線形成となる。こ
のことはＷＰＰ・ＩＣおよび実装基板のコストアップや
信頼性の低下に繋がる。

【００４８】図１６は本発明の実施の形態６であるＬＧ
Ａ（ランド・グリッド・アレイパッケージ）を備えた半
導体集積回路装置（以下、ＬＧＡ・ＩＣという。）を示
しており、図１７はその内部の引き回し配線を示してい
る。

【００４９】本実施の形態６に係るＬＧＡ・ＩＣにおい
ては前記実施の形態１のＬＴＣＣ基板の代わりにビルド
アップ基板１６Ｂが使用されており、ビルドアップ基板
１６Ｂの下端に形成された端子６群列のうち一部の列が
均一ピッチに配列されているとともに、均一ピッチに配
列された端子６に抜けを作って配線間隔が広く設定され
ている。

【００５０】図１６に示されているように、ビルドアッ
プ基板１６Ｂに配列された端子６は中心線Ａ−Ａ’およ
び中心線Ｂ−Ｂ’に対しそれぞれ片側７列の配置になっ
ている。端子６のパッド径は０．２５ｍｍであり、直近
のバイアホール８の径は０．２ｍｍである。五列目迄は
直近のバイアホール８および端子６のピッチは均一の
０．４５ｍｍである。六列目は平均ピッチで０．８２５
ｍｍであるが、幅４．９５ｍｍに六個の端子６が配置形
成されている。但し、六列目においては、対角線の近傍
で端子６および直近のバイアホール８が０．４５ｍｍピ
ッチで配置され、中央部で端子６および直近のバイアホ
ール８が省略されている。同様に、七列目においても幅
５．８５ｍｍに四個の端子６および直近のバイアホール
８が配置されており、平均ピッチは１．４６ｍｍである
が、対角線近傍では端子６および直近のバイアホール８
が０．４５ｍｍピッチで配置されており、中央部で端子
６および直近のバイアホール８が省略されている。すな
わち、端子６および直近のバイアホール８の配置は辺中
央部において抜けた鼓形状になっている。

【００５１】このビルドアップ基板１６Ｂの配線は幅お
よび間隔を５０μｍに設定することにより、単層での引
き回しが可能である。また、このＬＧＡ・ＩＣを搭載す
る実装基板も配線幅および間隔を５０μｍに設定するこ
とにより、配線を単層で引き回すことができる。さら
に、このＬＧＡ・ＩＣは実装後に半田バンプと実装基板
のランドとの未接続を顕微鏡下で検査する際に、容易に
観察することができるというメリットがある。また、こ
のＬＧＡ・ＩＣにおいては、従来の均一ピッチでバンプ
を配置するＣＡＤ方式を用いて設計することもできるた
め、製造コストをより一層低減することができる。

【００５２】図１８は本発明の実施の形態７であるＬＧ
Ａ・ＩＣを示している。

【００５３】本実施の形態７においては、前記実施の形
態６に係るＬＧＡ・ＩＣにおいて抜かれた端子の位置に
チップと接続していないダミーバンプ２０が配置されて
いる点である。ビルドアップ基板１６Ｃの表面にはこの
ダミーバンプ２０の配線が省略されているため、ダミー
バンプ２０がＢＧＡ・ＩＣにおける配線の引き回しに際
して障害になることはない。

【００５４】このＬＧＡ・ＩＣによれば、前記実施の形
態の作用効果に加えて、実装基板に実装する場合に、ダ
ミーバンプ２０が多い分だけ実装基板とＢＧＡ・ＩＣと
の熱膨張係数差等に起因する応力が分散され易くなるた
め、、実装信頼性を向上させることができるというメリ
ットを得ることができる。

【００５５】図１９は本発明の実施の形態８であるＬＧ
Ａ・ＩＣを示しており、図２０はその内部の引き回し配
線を示している。

【００５６】本実施の形態８は前記実施の形態６の変形
例であり、前記実施の形態６と異なる点は、ビルドアッ
プ基板１６Ｄにおいて端子６とそれに対応した直近のバ
イアホール８の位置の一部とがずれている点である。

【００５７】すなわち、前記実施の形態６の内部の引き
回し配線を示した図１７において、仮想線Ｅ−Ｅ’、Ｃ
−Ｃ’、Ｄ−Ｄ’の上に配置していた直近のバイアホー
ル８が、図２０に示されているように、０．２ｍｍ程度
外側にずらされている。これにより、配線形成が難しく
なることがないことは、図１７と図２０との比較から明
らかである。これらの直近のバイアホール８に対応した
端子６も図１９に示されているように列からずれてい
る。

【００５８】本実施の形態８のように、直近のバイアホ
ール８や端子６が正確な列を構成せずに、半ピッチ程度
ずつずれた場合であっても、前記実施の形態１と同様の
作用効果が奏される。

【００５９】図２１は本発明の実施の形態９であるＭＣ
Ｍ（マルチ・チップ・モジュール）を示している。な
お、図２１はＭＣＭの構成概要を示すものであり、実際
のものは細かく図示が難しいため、リードやワイヤボン
ディングパッドの数等が実際とは異なる。

【００６０】本実施の形態９に係るＭＣＭは、前記実施
の形態４に係るマイクロコンピュータが作り込まれた２
６８ピンのＢＧＡ・ＩＣ２１を一個と、前記実施の形態
５に係る高速メモリーが作り込まれた７２ピンのＢＧＡ
・ＩＣ２２を四個用いたＭＣＭの例である。このＭＣＭ
のパッケージは４５ｍｍ角で厚さ２ｍｍのＱＦＰ（クワ
ッド・フラット・パッケージ）に構成されている。ＭＣ
Ｍ基板２３は全層がバイアホールで接続される四層のビ
ルドアップ基板を使用しており、ＭＣＭ基板２３は３０
ｍｍ角で厚さ０．５ｍｍの略正方形の平板形状に形成さ
れている。ＭＣＭ基板２３の配線はバイアホールのラン
ド直径が０．２５ｍｍ、配線幅および配線間隔がそれぞ
れ５０μｍである。ＭＣＭ基板２３の外側にはリード２
４群が配置されており、リード２４間のピッチは０．３
ｍｍに設定されている。

【００６１】このＭＣＭ基板２３に一個のマイクロコン
ピュータＢＧＡ・ＩＣ２１と四個の高速メモリーＢＧＡ
・ＩＣ２２とがリフロー半田付け処理によって機械的か
つ電気的に接続される。洗浄後、ＭＣＭ基板２３の外周
辺部に形成されたワイヤボンディングパッド３’とリー
ド２４との間に金ワイヤ４がワイヤボンディングされ
る。ワイヤボンディング後に、樹脂封止体２５がＢＧＡ
・ＩＣ２１、２２、ワイヤボンディングパッド３’、金
ワイヤ４およびリード２４のインナ部を樹脂封止するよ
うに成形される。

【００６２】本実施の形態に係るＭＣＭ基板２３によれ
ば、前記実施の形態４や前記実施の形態５で述べた実装
基板と同様に、従来の均一ピッチ配置で製造する場合に
比べて層数を低減することができる。

【００６３】図２２は本発明の実施の形態１０であるＭ
ＣＭを示しており、図２３はそのバンプ等の配置を示し
ている。図２４はその実装基板を示している。

【００６４】本実施の形態１０は、前記実施の形態９の
ＱＦＰを備えたＭＣＭをＢＧＡを備えたＭＣＭに構成し
た場合を示しており、構成部品は前記実施の形態９と同
様である。ＭＣＭ基板２３は全層がバイアホールで接続
される四層のビルドアップ基板を使用しており、ＭＣＭ
基板２３は３０ｍｍ角で厚さ０．５ｍｍの略正方形の平
板形状に形成されている。ＭＣＭ基板２３の配線はバイ
アホールのランド直径が０．２５ｍｍ、配線幅および配
線間隔がそれぞれ５０μｍである。

【００６５】図２３に示されているように、ＭＣＭ基板
２３の下面にはバンプ１０を突設する端子６および直近
のバイアホール８がエリアアレイ状に配列されている。
すなわち、端子６は２４×２４の１．０ｍｍピッチ配列
で、周辺近傍で端子６の一部を抜いた構成になってい
る。端子６は中心線に対し、片側１２列になっている。
そのうちの内側の九列目迄は１ｍｍの均一ピッチであ
り、１ｍｍの均一バンプのうち、十列目は二個の端子６
を、十一列目は三個の端子６を、十二列目は六個の端子
６をそれぞれ抜いた構成になっている。各列での端子６
の密度は、内側の一列目〜九列目は１端子／ｍｍ、十列
目は０．８９端子／ｍｍ、十一列目は０．８６端子／ｍ
ｍ、十二列目は０．７４端子／ｍｍとなっている。ＭＣ
Ｍ基板２３の配線は、バイアホールのランド直径を０．
２５ｍｍとし、配線幅および配線間隔をそれぞれ５０μ
ｍとすることで実現した。

【００６６】本実施の形態１０に係るＭＣＭを実装する
図２４に示された実装基板１１Ｃにおいて、ランド１２
の直径は０．５ｍｍとし、ランド１２、１２間に配線幅
および配線間隔が５０μｍの配線を形成した。ランド１
２の間隔が１ｍｍの場合には四本の配線を通すことがで
き、ランド１２の間隔が２ｍｍの場合には十四本の配線
を通すことができる。この結果、ＭＣＭ搭載の引き回し
配線１３は、図２４に示されているように、一層のビル
ドアップ層によって形成することができた。

【００６７】ＭＣＭ基板を従来の１ｍｍ均一ピッチエリ
アアレイ状配置とすれば、１ｍｍの端子間には一層では
最大五本の配線の引き回しが必要となる。端子の径を
０．５ｍｍとした場合は、配線幅および配線間隔が５０
μｍの配線では二層のビルドアップ層が必要となる。ま
た、配線の引き回しを一層のビルドアップ層によって達
成するためには配線幅および配線間隔を４５μｍ以下に
することが必要となり、ＭＣＭ基板製造技術の上で難し
くなるのと、ＭＣＭ基板使用時の配線の断線、短絡の発
生頻度が高まることになる。

【００６８】以上本発明者によってなされた発明を実施
の形態に基づき具体的に説明したが、本発明は前記実施
の形態に限定されるものではなく、その要旨を逸脱しな
い範囲で種々変更可能であることはいうまでもない。

【００６９】例えば、前記実施の形態においては、端子
に半田バンプが突設されるＢＧＡおよび端子にバンプが
突設されないＬＧＡについて説明したが、エリアアレイ
状の端子を有するものであれば、フリップ・チップ等の
半導体チップであってもよい。

【００７０】バンプは半田材料によって形成するに限ら
ず、金やその他の導電性材料によって形成してもよい。
また、バンプは半田ボールを溶着して形成するに限ら
ず、ワイヤボンディング法やめっき法によって形成して
もよい。

【００７１】

【発明の効果】以上説明したように、本発明によれば、
エリアアレイ状の端子を有する半導体装置、半導体チッ
プおよび実装基板において、多ピンを維持しつつ小形化
を実現することができるとともに、次の効果を得ること
ができる。

【００７２】（１）配線幅を大きく設定することによ
り、配線抵抗値等を低減することができるため、電気性
能を向上させることができる。

【００７３】（２）配線間隔を大きく設定することによ
り、配線間の絶縁抵抗値等を高く維持することができる
ため、絶縁信頼性を向上させることができる。

【００７４】（３）配線幅を広く設定することにより、
外力や熱応力によって配線が断線するのを防止すること
ができる。

【００７５】（４）配線層数を低減することにより、層
間剥離等が発生するのを低減することができる。

【００７６】（５）習熟した配線形成技術を適用するこ
とができるため、半導体装置の製造工程数および製造コ
ストを低減することができ、また、製造歩留りを向上さ
せることができる。

【００７７】（６）これらの半導体装置を実装する実装
基板においても半導体装置と全く同様のことが成立する
ため、実装基板においても、前記（１）〜（５）の効果
を得ることができる。

【００７８】（７）前記（１）〜（６）により、半導体
装置を実装した実装構造体において、コストを低減する
ことができるとともに、品質および信頼性を高めること
ができる。

【００７９】（８）半導体装置の外部端子において外周
部の端子列に行くほど端子の密度を低く設定することに
より、端子の接続状態を容易に観察することができ、ま
た、半導体装置と実装基板との間に樹脂を注入する構成
の場合には、樹脂を容易に注入することができる。

【００８０】（９）端子や直近のバイアホールを抜いた
スペースにキャパシタや抵抗素子等の薄膜部品やフュー
ズ等の電気部品を配設することができる。

【００８１】（１０）実装基板の端子や直近のバイアホ
ールを抜いたスペースにキャパシタや抵抗素子等の薄膜
部品やフューズ等の電気部品を配設することができる。

【００８２】（１１）半導体装置を実装基板に実装する
際に実装基板の変形やパターンずれを防止することがで
きるため、実装歩留まりを高めることができる。これは
実装基板のパターンずれは搭載位置中心に対し周辺に行
くほど大きくなるので、周辺ほど端子の平均ピッチの広
い本発明の方が従来品と比較して隣合う端子との短絡の
可能性を低く抑えることができるためである。

【図面の簡単な説明】

【図１】本発明の一実施の形態であるＢＧＡ・ＩＣを示
しており、（ａ）は正面断面図、（ｂ）は配線基板の平
面図である。

【図２】配線基板の内層の配線を示す平面図である。

【図３】電気特性検査装置の実装基板を示す平面図であ
る。

【図４】比較例を示し、（ａ）は正面断面図、（ｂ）は
配線基板の平面図である。

【図５】その配線基板の内層の配線を示す平面図であ
る。

【図６】本発明の実施の形態２であるＢＧＡ・ＩＣを示
しており、（ａ）は正面断面図、（ｂ）は配線基板の平
面図である。

【図７】その内部の引き回し配線を示す平面図である。

【図８】本発明の実施の形態３であるＢＧＡ・ＩＣを示
しており、（ａ）は正面断面図、（ｂ）は配線基板の平
面図である。

【図９】その内部の引き回し配線を示す平面図である。

【図１０】そのＢＧＡ・ＩＣが搭載される実装基板を示
す平面図である。

【図１１】その内部の引き回し配線を示す平面図であ
る。

【図１２】本発明の実施の形態４であるＷＰＰ・ＩＣを
示しており、（ａ）は正面図、（ｂ）は配線基板の平面
図である。

【図１３】その内部の引き回し配線を示す平面図であ
る。

【図１４】本発明の実施の形態５であるＷＰＰ・ＩＣを
示しており、（ａ）は正面断面図、（ｂ）は配線基板の
平面図である。

【図１５】そのＷＰＰ・ＩＣが搭載される実装基板を示
す平面図である。

【図１６】本発明の実施の形態６であるＬＧＡ・ＩＣを
示しており、（ａ）は正面断面図、（ｂ）は配線基板の
平面図である。

【図１７】その内部の引き回し配線を示す平面図であ
る。

【図１８】本発明の実施の形態７であるＬＧＡ・ＩＣを
示しており、（ａ）は正面断面図、（ｂ）は配線基板の
平面図である。

【図１９】図１９は本発明の実施の形態８であるＬＧＡ
・ＩＣを示しており、（ａ）は正面断面図、（ｂ）は配
線基板の平面図である。

【図２０】その内部の引き回し配線を示す平面図であ
る。

【図２１】本発明の実施の形態９であるＭＣＭを示して
おり、（ａ）は正面断面図、（ｂ）はＭＣＭ基板の平面
図である。

【図２２】本発明の実施の形態１０であるＭＣＭを示し
ており、（ａ）は正面断面図、（ｂ）は配線基板の平面
図である。

【図２３】その端子および直近のバイアホールのレイア
ウトを示す平面図である。

【図２４】その実装基板を示す平面図である。

【符号の説明】

１…チップ（半導体チップ）、１ａ…電極パッド、２…
ＬＴＣＣ基板（低温焼結セラミック基板）、３…パッ
ド、３’…ワイヤボンディングパッド、４…金ワイヤ、
５…樹脂封止体、６…端子、７…配線、８…直近のバイ
アホール、９…一般のバイアホール、９’…スルーホー
ル、１０…バンプ、１１、１１Ａ、１１Ｂ、１１Ｃ…実
装基板、１２…ランド、１３…基板配線、１４…ＢＧＡ
・ＩＣ、１５ａ…金ワイヤバンプ、１５ｂ…ＡＣＦ、１
６、１６Ａ、１６Ｂ、１６Ｃ、１６Ｄ…ビルドアップ基
板、１７…ＷＰＰ・ＩＣ、１８…樹脂封止体、１９…Ｗ
ＰＰ・ＩＣ、２０…ダミーバンプ、２１…ＢＧＡ・Ｉ
Ｃ、２２…ＢＧＡ・ＩＣ、２３…ＭＣＭ基板、２４…リ
ード、２５…樹脂封止体。

───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.⁷ 識別記号ＦＩテーマコート゛(参考）Ｈ０１Ｌ 25/18

Claims

【特許請求の範囲】

【請求項１】複数個の端子および／またはそれらの近
傍にそれぞれ配置されてそれらと配線とを接続する接続
部が端子形成面の少なくとも一本の中心線に対して片側
３列以上の列に配置されている半導体装置において、前
記複数個の端子および／または接続部の密度は、前記中
心線に最も近い列が最も高く、それよりも外側の列ほど
低くなるように設定されていることを特徴とする半導体
装置。
【請求項２】前記端子および／または接続部の外側
に、それらにおける最外周の端子および／または接続部
の密度よりも密度が高い複数個の端子および／または複
数個の接続部の列が１列または数列に分けて配置されて
いることを特徴とする請求項１に記載の半導体装置。
【請求項３】前記端子および／または接続部を形成す
る位置が等ピッチに設定され、それらの中から前記端子
および／または接続部のいくつかが間引かれていること
を特徴とする請求項１または２に記載の半導体装置。
【請求項４】複数個の端子および／またはそれらの近
傍にそれぞれ配置されてそれらと配線とを接続する接続
部が端子形成面の少なくとも一本の中心線に対して片側
３列以上の列に配置されている半導体チップにおいて、
前記複数個の端子および／または接続部の密度は、前記
中心線に最も近い列が最も高く、それよりも外側の列ほ
ど低くなるように設定されていることを特徴とする半導
体チップ。
【請求項５】複数個の端子および／またはそれらの近
傍にそれぞれ配置されてそれらと配線とを接続する接続
部が端子形成面の少なくとも一本の中心線に対して片側
３列以上の列に配置されている実装基板において、前記
複数個の端子および／または接続部の密度は、前記中心
線に最も近い列が最も高く、それよりも外側の列ほど低
くなるように設定されていることを特徴とする実装基
板。