KR100199287B1 - 클립 리드(Clip Lead)를 이용한 칩 스케일 패키지(CSP) - Google Patents

클립 리드(Clip Lead)를 이용한 칩 스케일 패키지(CSP) Download PDF

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Abstract

본 발명은 클립 리드(Clip Lead)를 이용하여 공정 단순화를 구현한 칩 스케일 패키지(CSP)에 관한 것으로서, 종래의 칩 스케일 패키지가 안고 있는 문제점인 복잡한 제조 공정, 높은 제조 단가, 표준화의 어려움 및 대량 생산의 곤란함 등을 해결하기 위한 것이다.
클립 리드는 도전층, 절연층, 접착층의 세 층으로 이루어진 것으로서, 두 개의 절연 폴리이미드 필름 사이에 형성된 구리 도전층이 유연성을 가지기 때문에 쉽게 ‘ㄷ’자 형상으로 절곡되어 반도체 칩과 접착된다. 도전층은 그 일부가 외부로 노출되어 반도체 칩의 칩 전극과 전기적 접속을 이루며, 다른쪽의 도전층은 외부 기판과 접속되는 외부 접속 단자가 된다. 도전층의 외부를 둘러싸는 절연 필름은 절연층으로서 반도체 칩과 도전층을 절연시키며, 절연층과 반도체 칩 사이에는 접착층이 개재된다. 반도체 칩과 클립 리드의 도전층 간의 전기적 접속은 기존의 와이어 본딩 방식, 금속 범프를 이용한 탭(TAB) 방식, 리플로우 본딩 방식이 모두 적용 가능하다. 봉지 방식은 통상적인 포팅 방식이다.
이와 같은 본 발명의 칩 스케일 패키지는 종래의 플라스틱 패키지의 제조 공정 및 설비를 그대로 사용할 수 있다는 장점을 가질 뿐만 아니라, 복수개의 반도체 칩을 하나의 클립 리드를 이용하여 적층형 패키지로 제조할 수도 있으며, 외부 기판과의 접속도 클립 리드의 상하면을 어느쪽이나 사용 가능하다.

Description

클립 리드(Clip Lead)를 이용한 칩 스케일 패키지(CSP)
본 발명은 칩 스케일 패키지에 관한 것으로서, 보다 구체적으로는 클립 리드(Clip Lead)를 이용하여 공정 단순화를 구현한 칩 스케일 패키지(CSP)에 관한 것이다.
반도체 집적회로 소자의 집적도가 증가함에 따라 입출력 핀 수가 증가되면서 반도체 소자의 소형화가 요구되고 있다. 이러한 요구에 부응하여 개발된 반도체 패키지 중의 하나가 볼 그리드 어레이(BGA; Ball Grid Array) 패키지이다. 이 볼 그리드 어레이(BGA) 패키지는 리드 프레임을 이용한 통상적인 플라스틱 패키지에 비하여, 외부 기판(Main Substrate)에 실장될 때의 실장 면적이 대폭 축소될 수 있으며, 전기적 특성이 우수하다는 장점들을 갖고 있다.
볼 그리드 어레이(BGA) 패키지가 통상적인 플라스틱 패키지와 다른 점은, 반도체 칩과 외부 기판 간의 전기적 접속이 리드 프레임 대신에 회로 배선 및 솔더 볼과 같은 외부 접속 단자가 형성된 회로 기판에 의하여 구현된다는 점이다. 반도체 칩이 부착되는 회로 기판의 반대면에 외부 접속 단자들이 자유롭게 형성될 수 있어서, 종래의 플라스틱 패키지에 비하여 실장 면적이 훨씬 줄어드는 것이다.
그런데 이와 같은 종래의 볼 그리드 어레이(BGA) 패키지는 반도체 칩의 크기에 비하여 회로 기판의 크기가 매우 크다. 그 이유는 기본적으로 회로 기판이 반도체 칩의 실장을 위하여 회로 배선이 형성되어 있지 않은 영역을 갖기 때문이다. 따라서 볼 그리드 어레이(BGA) 패키지는 그 크기의 감소에 한계가 있다. 이러한 사정에서 제안된 것이 반도체 칩과 거의 동일한 수준으로 패키지의 크기를 감소시킨 소위 칩 스케일 패키지(CSP; Chip Scale Package)이다.
그런데 칩 스케일 패키지(CSP)는 통상적인 플라스틱 패키지에 비하여 그 제조 공정 및 조립 공정이 복잡하고, 단위 공정별로 제조 단가가 높을 뿐만 아니라, 표준화가 어렵다는 단점을 안고 있다. 또한 칩 스케일 패키지(CSP)의 제조가 개별적으로 진행되기 때문에 대량 생산이 곤란하다는 문제점이 있다.
따라서 본 발명의 목적은, 통상적인 플라스틱 패키지에 비견될 만큼 제조 및 조립 공정이 단순하면서도 저렴한 제조 단가를 구현할 수 있는 칩 스케일 패키지(CSP)를 제공하는 것이다.
도 1 및 도 2는 본 발명에 의한 클립 리드의 제1 실시예를 나타낸 사시도 및 저면 사시도.
도 3은 도 1 및 도 2에 도시된 클립 리드를 이용한 칩 스케일 패키지의 제1 실시예로서, 도 1의 3-3 선을 따라 절단한 단면도.
도 4는 본 발명에 의한 클립 리드의 제2 실시예를 나타낸 저면 사시도.
도 5는 도 4에 도시된 클립 리드를 이용한 칩 스케일 패키지의 제2 실시예를 나타낸 단면도.
도 6은 도 4에 도시된 클립 리드를 이용한 칩 스케일 패키지의 제3 실시예를 나타낸 단면도.
도 7은 본 발명에 의한 클립 리드의 제3 실시예를 이용한 칩 스케일 패키지의 제4 실시예를 나타낸 단면도.
도 8 및 도 9는 본 발명에 의한 칩 스케일 패키지의 외부 기판 실장 상태를 나타낸 단면도.
도면의 주요 부분에 대한 부호의 설명
100, 200, 300, 400 : 칩 스케일 패키지(CSP)
10a, 10b, 10c : 클립 리드(Clip Lead)11 : 도전층
12, 12a, 12b : 절연층13, 13a, 13b : 접착층
20 : 반도체 칩21a, 21b : 칩 전극
31, 32, 33 : 접속 수단40 : 봉지 영역
50 : 외부 기판51 : 기판 랜드 패턴(Land Pattern)
상기 목적을 달성하기 위하여, 본 발명은 일 면에 복수개의 칩 전극이 형성된 반도체 칩; 수회 절곡이 가능하도록 유연성을 가지며 소정의 회로 패턴이 형성된 도전층과, 상기 도전층의 외부층을 이루며 상기 도전층의 일부가 외부로 노출되도록 형성된 절연층과, 상기 절연층과 상기 반도체 칩 사이에 개재되어 상기 절연층의 일부와 상기 반도체 칩의 일부를 접착하기 위한 접착층을 포함하는 클립 리드; 상기 반도체 칩의 칩 전극과 상기 클립 리드의 도전층 간의 전기적 접속을 이루기 위한 접속 수단; 상기 접속 수단을 보호하기 위한 봉지 영역;을 포함하는 칩 스케일 패키지를 제공한다.
이하 첨부 도면을 참조하여 본 발명의 실시예를 보다 상세하게 설명하고자 한다.
도 1 및 도 2는 본 발명에 의한 클립 리드의 제1 실시예를 나타낸 사시도 및 저면 사시도이다.
도 3은 도 1 및 도 2에 도시된 클립 리드를 이용한 칩 스케일 패키지의 제1 실시예로서, 도 1의 3-3 선을 따라 절단한 단면도이다.
도 1 내지 도 3을 참조하면, 우선 본 실시예에 따른 클립 리드(10a; Clip Lead)의 구조를 보면 클립 리드(10a)는 크게 도전층(11), 절연층(12), 접착층(13)의 세 층으로 이루어진다. 도전층(11)은 구리(Cu)와 같은 금속이 소정의 회로 패턴을 이루며 절곡이 가능하도록 유연성을 갖고 있다. 절연층(12)은 통상적인 폴리이미드(Polyimide) 필름과 같이 절연성이 있는 재질로서, 도전층(11)의 외부층을 이룬다. 즉, 두 개의 절연 필름 사이에 도전층(11)이 삽입된 형태를 갖는다. 이하 설명의 편의를 위하여, 이 두 개의 절연 필름층을 내부 절연층(12a), 외부 절연층(12b)으로 구분하여 사용하기로 하겠다. 그리고 접착층(13)은 클립 리드(10a)의 내부 절연층(12a)과 반도체 칩(20) 사이에 개재되어 있다.
각 층의 기능을 보면, 도전층(11)은 반도체 칩(20)과 외부 기판(도 8 및 도 9의 50) 간의 전기적 접속 경로이며, 테스트 또는 패키지의 적층 등을 위해서 유연하게 사용될 수 있다. 또한 절연층(12)은 내부 절연층(12a)이 반도체 칩(20)과 도전층(11)을 전기적으로 절연시키는 역할을 하며, 외부 절연층(12b)이 외부 환경으로부터 도전층(11)을 보호하는 역할을 한다. 접착층(13)은 클립 리드(10a)를 반도체 칩(20)에 접착시켜 고정하는 기능을 담당한다.
도면에 잘 나타나 있는 바와 같이, 클립 리드(10a)는 유연성을 갖기 때문에 2회 절곡되어 ‘ㄷ’자 형상으로 반도체 칩(20)에 접착된다. ‘ㄷ’자로 절곡된 클립 리드(10a)의 상부면에는 외부 절연층(12b)이 부분 제거되어 도전층(11)의 일부가 외부로 노출된다. 그리고 하부면에는 외부 절연층(12b)이 전면 제거되어 도전층(11)이 외부로 노출된다. 상부면의 도전층(11)은 반도체 칩(20)과 접속되며, 하부면의 도전층(11)은 외부 기판(도 8 및 도 9의 50)과 기계적·전기적으로 접속되는 외부 접속 단자가 된다.
반도체 칩(20)은 그 일 면에 전기적 접속 단자인 복수개의 칩 전극(21a)이 형성되어 있다. 본 실시예의 칩 전극(21a)은 센터(Center)형이며, 다른 유형인 에지(Edge)형은 이후의 실시예에 적용된다. 칩 전극(21a)과 클립 리드(10a)의 도전층(11) 간의 전기적 접속 방식에는 다음의 세가지 방식이 가능하다. 즉, 금(Au)과 같은 금속 와이어(31)에 의한 통상적인 와이어 본딩(Wire Bonding) 방식, 금속 범프(Bump)를 이용한 탭(TAB; Tape Automated Bonding) 방식, 또는 리플로우 본딩(Reflow Bonding) 방식이다. 본 실시예는 이 중에서 와이어 본딩 방식을 적용한 예이고, 나머지 방식은 후술하는 실시예에 적용된다.
다음은 본 실시예의 클립 리드(10a)를 이용한 칩 스케일 패키지(100)에 대하여 설명하겠다. ‘ㄷ’자 형상의 클립 리드(10a) 한 쌍이 반도체 칩(20)의 양 측면 및 상·하부면의 일부에 접착된다. 반도체 칩(20)의 칩 전극(21a)은 외부로 노출되기 때문에 클립 리드(20a)의 도전층(11)과 와이어 본딩을 이룰 수 있게 된다. 와이어 본딩 후 금속 와이어(31) 및 외부로 노출된 반도체 칩(20)의 칩 전극(21a) 등을 외부 환경으로부터 보호하기 위하여 봉지하게 된다. 봉지 방법은 에폭시(Epoxy) 계열의 수지(40)를 사용하여 통상적인 포팅(Potting) 방식으로 할 수 있다. 이 경우 봉지 수지(40)의 흘러 넘침을 방지하기 위하여 댐(14; Dam)을 형성할 수도 있다.
이상 설명한 바와 같은 구조는 종래의 통상적인 플라스틱 패키지의 공정 및 설비를 그대로 사용할 수 있다는 장점이 있다.
도 4는 본 발명에 의한 클립 리드의 제2 실시예를 나타낸 저면 사시도이다.
도 5는 도 4에 도시된 클립 리드를 이용한 칩 스케일 패키지의 제2 실시예를 나타낸 단면도이다.
도 4 및 도 5를 참조하면, 본 실시예의 클립 리드(10b)는 전술한 실시예의 경우와 그 구조가 약간 상이하다. 즉, 클립 리드(10b)의 상부면에 있는 내부 절연층(12a)이 부분 제거되어 도전층(11)의 일부가 반도체 칩(20) 쪽의 외부로 노출되며, 접착층(13)이 클립 리드(10b)의 상부면에는 형성되지 않는다. 그 이유는 본 실시예의 경우 반도체 칩(20)과 클립 리드(10b) 간 전기적 접속이 금속 범프(32)에 의하여 이루어지기 때문이다. 클립 리드(10b)의 하부면에 있는 외부 절연층(12b)이 전면 제거되어 도전층(11)이 외부로 노출되며, 외부 접속 단자의 역할을 하는 것은 전 실시예의 경우와 동일하다. 본 실시예의 경우 칩 전극(21b)은 에지형이다.
본 실시예의 클립 리드(10b)를 이용한 칩 스케일 패키지(200)는 반도체 칩(20)과 클립 리드(10b) 간 접속 방식을 제외하고는, 전술한 실시예의 경우와 동일하다. 즉, 본 실시예의 접속 방식은 칩 전극(21b) 상에 형성된 금속 범프(32)와 외부로 노출된 클립 리드(10b)의 도전층(11)을 탭(TAB)의 내부 리드 본딩(Inner Lead Bonding)과 유사한 열압착 방식을 통하여 구현할 수 있다. 이 경우 전술한 와이어 본딩 방식과는 달리 별도의 댐은 필요하지 않고, 클립 리드(10b)를 댐으로 삼아 봉지를 할 수 있다.
그리고 이와 같은 구조는 패키지의 다핀화, 리드 피치(Lead Pitch)의 미세화에 유리하고, 조립 공정을 단축시키며, 릴(Reel) 방식에 의한 일괄 접속이 가능해 양산성을 높일 수 있다는 장점이 있다.
도 6은 도 4에 도시된 클립 리드를 이용한 칩 스케일 패키지의 제3 실시예를 나타낸 단면도이다.
도 4 및 도 6을 참조하면, 본 실시예의 클립 리드(10b)는 전술한 클립 리드(도 5의 10b)와 동일하며, 그를 이용한 칩 스케일 패키지(300)의 구조 또한 접속 방식을 제외하고는 동일하다. 즉, 본 실시예의 접속 방식은 금속 범프의 일종인 솔더 범프(33; Solder Bump)를 리플로우하여 본딩하는 방식이다.
이와 같은 구조 역시 조립 공정이 간단하고, 일괄 접속이 가능해 양산성을 높일 수 있다는 장점이 있다.
이상 설명한 두가지 클립 리드(10a, 10b) 및 세가지 패키지(100, 200, 300)의 예는 본딩 방식(31, 32, 33)에 의하여 구별된다. 다음은 세 번째 클립 리드(10c)의 실시예와 네 번째 패키지(400)의 실시예에 대하여 설명하겠다.
도 7은 본 발명에 의한 클립 리드의 제3 실시예를 이용한 칩 스케일 패키지의 제4 실시예를 나타낸 단면도이다.
도 7을 참조하면, 본 실시예는 반도체 칩(20)이 복수개 적층되어 한 개의 클립 리드(10c)와 접착 및 전기적 접속을 이루는 경우이다. 이 경우 복수개의 반도체 칩(20)은 각각 칩 전극(21b)이 형성된 면의 반대쪽 면끼리 접착되어 적층된다. 따라서 클립 리드(10c)의 상·하부면 모두 내부 절연층(12a)이 부분 제거되어 반도체 칩(20) 쪽으로 도전층(11)이 노출된다.
이와 같이 복수개의 반도체 칩을 적층한 패키지 유형은 메모리 용량 증가에 따른 반도체 칩 사이즈의 증가에 대한 대응은 물론, 외부 기판에 대한 고밀도 실장을 가능하게 해 준다.
도 8 및 도 9는 본 발명에 의한 칩 스케일 패키지의 외부 기판 실장 상태를 나타낸 단면도이다.
도 8 및 도 9를 참조하면, 칩 스케일 패키지가 외부 기판(50)에 실장되는 유형은 클립 리드(10b)의 상하면을 모두 사용할 수 있을 뿐만 아니라, 테스트 패드나 적층용 패드 등으로 다양하게 사용할 수 있다. 도면에는 클립 리드의 한 예와 그를 이용한 패키지의 한 예만을 도시하였으나, 지금까지 설명한 칩 스케일 패키지(100, 200, 300, 400)와 그에 이용되는 클립 리드(10a, 10b, 10c) 모두가 적용 가능하다.
이상 설명한 바와 같이 본 발명의 구조에 따르면, 종래의 통상적인 플라스틱 패키지의 제조 공정 및 설비를 그대로 사용할 수 있어서 조립 공정이 단순하면서도 저렴한 제조 단가를 구현할 수 있다는 장점이 있다.
그리고 접속 방식으로서 금속 범프 또는 솔더 범프를 이용할 경우에는 패키지의 다핀화, 리드 피치의 미세화에 유리하고, 일괄 접속이 가능해 양산성을 높일 수 있다는 이점이 있다.

Claims (11)

  1. 일 면에 복수개의 칩 전극이 형성된 반도체 칩;
    수회 절곡이 가능하도록 유연성을 가지며 소정의 회로 패턴이 형성된 도전층과, 상기 도전층의 외부층을 이루며 상기 도전층의 일부가 외부로 노출되도록 형성된 절연층과, 상기 절연층과 상기 반도체 칩 사이에 개재되어 상기 절연층의 일부와 상기 반도체 칩의 일부를 접착하기 위한 접착층을 포함하는 클립 리드;
    상기 반도체 칩의 칩 전극과 상기 클립 리드의 도전층 간의 전기적 접속을 이루기 위한 접속 수단;
    상기 접속 수단을 보호하기 위한 봉지 영역;
    을 포함하는 칩 스케일 패키지.
  2. 제 1 항에 있어서, 상기 클립 리드는 2회 절곡되어 ‘ㄷ’자 형상으로 상기 반도체 칩에 접착되는 것을 특징으로 하는 칩 스케일 패키지.
  3. 제 1 항에 있어서, 상기 외부로 노출된 도전층의 일부는 상기 접속 수단에 의하여 상기 반도체 칩의 칩 전극과 전기적으로 접속되는 것을 특징으로 하는 칩 스케일 패키지.
  4. 제 3 항에 있어서, 상기 외부로 노출된 도전층의 일부는 상기 칩 전극이 형성된 반도체 칩의 일 면에 접착되는 상기 클립 리드 중에서 반도체 칩과 접착되는 절연층의 반대쪽 절연층이 부분 제거됨으로써 형성되는 것을 특징으로 하는 칩 스케일 패키지.
  5. 제 4 항에 있어서, 상기 외부로 노출된 도전층의 일부는 금속 와이어에 의하여 상기 반도체 칩의 칩 전극과 전기적으로 접속되는 것을 특징으로 하는 칩 스케일 패키지.
  6. 제 3 항에 있어서, 상기 외부로 노출된 도전층의 일부는 상기 칩 전극이 형성된 반도체 칩의 일 면 상부에 형성되는 상기 클립 리드 중에서 반도체 칩과 마주보는 절연층이 부분 제거됨으로써 형성되는 것을 특징으로 하는 칩 스케일 패키지.
  7. 제 6 항에 있어서, 상기 외부로 노출된 도전층의 일부는 금속 범프에 의하여 상기 반도체 칩의 칩 전극과 전기적으로 접속되는 것을 특징으로 하는 칩 스케일 패키지.
  8. 제 1 항에 있어서, 상기 외부로 노출된 도전층의 일부는 외부 기판과 기계적·전기적으로 접속되는 외부 접속 단자인 것을 특징으로 하는 칩 스케일 패키지.
  9. 제 8 항에 있어서, 상기 외부로 노출된 도전층의 일부는 상기 클립 리드 중에서 반도체 칩과 접착되는 절연층의 반대쪽 절연층이 전면 제거됨으로써 형성되는 것을 특징으로 하는 칩 스케일 패키지.
  10. 제 1 항에 있어서, 상기 반도체 칩은 복수개가 적층되어 한 개의 클립 리드와 접착 및 전기적 접속을 이루는 것을 특징으로 하는 칩 스케일 패키지.
  11. 제 10 항에 있어서, 상기 복수개의 적층된 반도체 칩은 각각 칩 전극이 형성된 면의 반대쪽 면끼리 접착되어 적층되는 것을 특징으로 하는 칩 스케일 패키지.
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